超深亞微米CMOS器件ESD可靠性研究.pdf

1、在IC（集成電路）工業(yè)中，ESD（Electro—Static Discharge，靜電放電）是影響IC芯片可靠性的主要因素之一，已經(jīng)成為開發(fā)新一代工藝技術(shù)的一個難點。在超深亞微米工藝下，缺乏對ESD損傷失效物理機制的理解在很大程度上限制了設(shè)計經(jīng)驗從一代工藝傳遞到下一代工藝，而對失效機理的理解正是超深亞微米工藝ESD保護結(jié)構(gòu)設(shè)計的關(guān)鍵。因此，本文主要對超深亞微米CMOS工藝MOSFET的ESD失效物理機制進行了研究。 論文首先建

2、立了一個混合模式的仿真平臺，為ESD保護結(jié)構(gòu)的研究提供了一個很好的分析和設(shè)計工具，同時搭建了一個TLP（傳輸線脈沖）測試系統(tǒng)，以得到一些細節(jié)的數(shù)據(jù)幫助理解ESD失效機理。本文對ESD應(yīng)力下超深亞微米NMOSFET器件內(nèi)部載流子的強電場非本地輸運進行了分析和研究，根據(jù)其特點可以將電子能量馳豫時間看作是電子能量的函數(shù)，然后使用蒙特卡羅模擬方法得到了電子能量馳豫時間和高場遷移率的經(jīng)驗模型，并使用新的參數(shù)模型加入ESD混合仿真平臺，仿真結(jié)果與實

3、驗符合較好。最后利用改進的仿真模型對TLP測試的各項關(guān)鍵參數(shù)進行了混合模式仿真，詳細分析了TLP實驗中的若干問題及其物理過程。 論文通過對短溝道Silicided（金屬硅化物）NMOSFET的研究發(fā)現(xiàn)，Silicided擴散區(qū)柵側(cè)邊緣附近會出現(xiàn)電流集中現(xiàn)象，在源端復合效應(yīng)的促進下，源端會出現(xiàn)一個不同于漏端的新的熱點。這個熱點溫度甚至可能超過漏端溫度，造成NMOSFET的源端熱擊穿。通過對non—Silicided器件的研究發(fā)現(xiàn)，

4、其漏端的鎮(zhèn)流電阻可以增加寄生分段BJT的導通均勻性，同時使主要電流通路深入襯底內(nèi)部，遠離Si—SiO2表面，避免了氧化層和表面溝道的過早失效，因此改善了器件的ESD失效閾值。DCGS（漏接觸到柵邊緣的間距）可以增大鎮(zhèn)流電阻，提高ESD失效閾值：但是SCGS（源接觸到柵邊緣的間距）變大時，源端電阻的增加不利于源襯結(jié)的正向?qū)ê头侄尉w管的導通均勻性，因此源端鎮(zhèn)流電阻增大帶來的好處有限。當溝道長度變大時，由于寄生雙極晶體管電流增益減小，因此

5、ESD失效電流也減小。 論文使用DC和脈沖應(yīng)力對90nm NMOSFET的ESD潛在損傷進行了測量和分析。分析認為雪崩熱空穴注入柵氧化層，會產(chǎn)生界面態(tài)和大量中性電子陷阱，引起閾值電壓增大、亞閾值電流減小。Snapback應(yīng)力期間產(chǎn)生的氧化層陷阱將會引起SILC（應(yīng)力引起的泄漏電流）增加、Qbd（擊穿電荷）減少，它也會造成關(guān)態(tài)漏泄漏電流的退化。HE（熱電子）產(chǎn)生的界面態(tài)可以在snapback（突發(fā)回掃擊穿）應(yīng)力期間屏蔽熱空穴注入柵

6、氧化層，導致MOSFET退化速度比未加HE應(yīng)力的情況小。而柵氧化層損傷不僅在漏區(qū)一側(cè)產(chǎn)生，而且也會在源區(qū)一側(cè)產(chǎn)生。使用脈沖TLP應(yīng)力對NMOSFET器件進行測量發(fā)現(xiàn)，脈沖周期越長，其退化越大。分析認為這主要是溫度效應(yīng)造成的，脈沖TLP應(yīng)力周期越長，器件內(nèi)部溫度越高，NMOSFET柵氧化層的注入機制越強，則引起的損傷更大。 超深亞微米CMOS工藝的器件特征尺寸小，結(jié)深較淺，這就要求ESD保護結(jié)構(gòu)快速開啟以順利的泄放ESD電流的要求