eda課程設(shè)計(jì)----一位全加器的設(shè)計(jì)

1、<p><b>　　EDA課程設(shè)計(jì)</b></p><p><b>　　一位全加器的設(shè)計(jì)</b></p><p>　　The design of one bit full adder </p><p>　　學(xué)校： </p><p>　　學(xué)院：電子與信息工程學(xué)院<

2、;/p><p><b>　　班級(jí)： </b></p><p><b>　　姓名： </b></p><p><b>　　學(xué)號(hào)：</b></p><p><b>　　指導(dǎo)老師： </b></p><p>　　成績(jī)： <

3、;/p><p><b>　　摘要：</b></p><p>　　本設(shè)計(jì)主要是利用VHDL語言設(shè)計(jì)一個(gè)一位全加器,它由半加器和或門兩個(gè)模塊組成。兩個(gè)模塊通過頂層元件例化連接到一起。幾個(gè)模塊組成的整體能夠?qū)崿F(xiàn)全加器的功能，對(duì)所給數(shù)據(jù)，能夠準(zhǔn)確快速地計(jì)算出其結(jié)果.</p><p>　　具體的該設(shè)計(jì)利用VHDL語言使用文本輸入，新建工程，通過設(shè)計(jì)輸入、編譯

4、、仿真完成各種模塊設(shè)計(jì)，然后生成元器件，再根據(jù)元件例化完成各部分的整合，從而形成一個(gè)完整的全加器,功能上很好地被滿足。</p><p>　　關(guān)鍵字：全加器 元件例化</p><p>　　Abstract: </p><p>　　This design primarily uses VHDL language to design the one bit full a

5、dder, which is composed of two half adder and a OR gate. The two modules are connected by top Component instance. Finally, the whole of several parts achieve the function of full adder. For given dates, it can calculate

6、its consequence accurately and quickly. </p><p>　　In detail, the design uses text input method by VHDL language to create new projects. By designing the input, compile, simulate, it complete various modules

7、design and generate new components. Then it forms a complete one bit full adder by accomplishing the integration of all parts, according to component instance. And the function can be well satisfied.</p><p>

8、　　Key word: full adder component instance</p><p><b>　　原理（說明）</b></p><p>　　在計(jì)算機(jī)中2個(gè)二進(jìn)制數(shù)之間的加減乘除算術(shù)運(yùn)算都是由若干加法運(yùn)算實(shí)現(xiàn)的.全加器是算術(shù)邏輯運(yùn)算的重要組成部分,對(duì)其深入探索研究有重要的意義。一位全加器及其表達(dá)式在將2個(gè)多位二進(jìn)制數(shù)相加時(shí),除了最低位以外,每位都應(yīng)

9、該考慮來自低位的進(jìn)位,即將2個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相加,實(shí)現(xiàn)這種運(yùn)算電路即是全加器.設(shè)A是加數(shù),B是被加數(shù),CI是來自低位的進(jìn)位,S是本位的和,CO是向高位的進(jìn)位.根據(jù)二進(jìn)制數(shù)加法運(yùn)算規(guī)則和要實(shí)現(xiàn)的邏輯功能,得出一位全加器真值表,</p><p>　　全加器除了兩個(gè)1位二進(jìn)制數(shù)相加以外，還與低位向本位的進(jìn)位數(shù)相加.表為全加器的真值表。</p><p>　　圖1. 全加器f_

10、adder電路圖及其實(shí)體模塊</p><p>　　由真值表可得出邏輯函數(shù)式</p><p>　　式中，Ai和Bi是兩個(gè)相加的1為二進(jìn)制數(shù)，Ci-1是由相鄰低位送來的進(jìn)位數(shù)，SI是本位的全加和，CI是向相鄰高位送出的進(jìn)位數(shù)。</p><p>　　由數(shù)字電路知識(shí)可知，一位全加器可由兩個(gè)一位半加器與一個(gè)或門構(gòu)成，其原理圖如圖所示。該設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加器電

11、路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中a,b,cin信號(hào)可采用實(shí)驗(yàn)箱上鍵1、鍵2和鍵3進(jìn)行輸入，s,co信號(hào)采用D1與D2發(fā)光二極管來顯示。</p><p>　　一位全加器將A1、B1和進(jìn)位輸入Cin作為輸入，計(jì)算得到和S1以及最高位的進(jìn)位輸出Cout。每一位得到的和與進(jìn)位輸出都直接受其上一位的影響，其進(jìn)位輸出也會(huì)影響下一位。最終，整個(gè)全加器的和與

12、輸出都受進(jìn)位輸入Cin的影響。</p><p>　　圖2. 半加器h_adder電路圖及其真值表 </p><p><b>　　方案論證</b></p><p>　　利用VHDL語言描述的一位全加器，借助于EDA工具中的綜合器、適配器、時(shí)序仿真器和編程器等工具進(jìn)行相應(yīng)的處理，最后以FPGA實(shí)現(xiàn)。相對(duì)于用74ls138，74ls153芯片，

13、用門電路或基于混沌映射的全加器實(shí)現(xiàn)方法，其具有靈活的邏輯結(jié)構(gòu)，能實(shí)現(xiàn)各種復(fù)雜的邏輯功能，有較好的穩(wěn)定性，充分體現(xiàn)了模塊設(shè)計(jì)的要求等優(yōu)點(diǎn)。</p><p>　　這種方法的原理框圖如圖所示，它由以下兩個(gè)模塊組成，分別為半加器、或門，最后通過頂層元件例化將兩部分連接起來實(shí)現(xiàn)全加器的功能。現(xiàn)代EDA技術(shù)的基本特征是采用高級(jí)語言描述，具有系統(tǒng)級(jí)仿真和綜合能力。而VHDL語言有強(qiáng)大的行為描述能力和多層次的仿真模擬，程序結(jié)構(gòu)規(guī)

14、范，設(shè)計(jì)效率較高，同時(shí)具有支持自頂向下(Top to Down)的設(shè)計(jì)特點(diǎn)，在頂層進(jìn)行系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路網(wǎng)表，下載到具體的CPLD器件中去。由于VHDL有良好的電路行為描述和系統(tǒng)描述能力，利用VHDL語言和CPLD器件設(shè)計(jì)全加器避免了硬件電路復(fù)雜，體積體積龐大，設(shè)計(jì)死板，性能差的缺點(diǎn)。</p><

15、;p><b>　　原理框圖</b></p><p>　　三．各功能模塊的實(shí)現(xiàn)及功能仿真</p><p>　　1.半加器的VHDL描述和其仿真結(jié)果。</p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p

16、>　　ENTITY h_adder IS </p><p>　　PORT (a, b : IN STD_LOGIC; </p><p>　　co, so : OUT STD_LOGIC); </p><p>　　END ENTITY h_adder; </p><p>　　ARCHITECTURE fh1 OF h_add

17、er is </p><p><b>　　BEGIN </b></p><p>　　so <= NOT(a XOR (NOT b)) ; co <= a AND b ; </p><p>　　END ARCHITECTURE fh1; </p><p>　　生成的元器件

18、 </p><p>　　半加器的功能仿真結(jié)果：</p><p>　　由仿真結(jié)果可知，仿真波形與設(shè)計(jì)要求相一致，半加器在將2個(gè)多</p><p>　　位二進(jìn)制數(shù)相加時(shí) ,不考慮來自低位的進(jìn)位,即只將2個(gè)對(duì)應(yīng)位的加數(shù)相</p&g

19、t;<p><b>　　加。</b></p><p>　　2．或門的VHDL描述和其仿真結(jié)果</p><p>　　LIBRARY IEEE ;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY or2a IS</p><p&

20、gt;　　PORT (a, b :IN STD_LOGIC; </p><p>　　c : OUT STD_LOGIC );</p><p>　　END or2a;</p><p>　　ARCHITECTURE one OF or2a IS</p><p><b>　　BEGIN</b></p><

21、p>　　c <= a OR b;</p><p><b>　　END one;</b></p><p><b>　　生成的元器件</b></p><p>　　或門的功能仿真結(jié)果：</p><p>　　由仿真結(jié)果可知，仿真波形與設(shè)計(jì)要求相一致，實(shí)現(xiàn)了或門的“全零得零，見一出一”的功能。&l

22、t;/p><p>　　3.全加器頂層設(shè)計(jì)的VHDL描述和其仿真結(jié)果</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY f_adder IS</p><p>　　PORT (ain，bin，cin : IN ST

23、D_LOGIC;</p><p>　　cout,sum : OUT STD_LOGIC );</p><p>　　END ENTITY f_adder;</p><p>　　ARCHITECTURE fd1 OF f_adder IS</p><p>　　COMPONENT h_adder </p

24、><p>　　PORT ( a,b :IN STD_LOGIC;</p><p>　　co,so : OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT or2a</p><p>　　PORT (a,b : IN STD_LOGIC;</p&g

25、t;<p>　　c : OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　SIGNAL d,e,f : STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　u1 : h_adder PORT MAP(a=>a

26、in,b=>bin,co=>d,so=>e); </p><p>　　u2 : h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);</p><p>　　u3 : or2a PORT MAP(a=>d, b=>f,c=>cout);</p><p>　　END A

27、RCHITECTURE fd1; </p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL; </p><p>　　ENTITY h_adder IS </p><p>　　PORT (a, b : IN STD_LOGIC; </p><p&g

28、t;　　co, so : OUT STD_LOGIC); </p><p>　　END ENTITY h_adder; </p><p>　　ARCHITECTURE fh1 OF h_adder is </p><p><b>　　BEGIN </b></p><p>　　so <= NOT(

29、a XOR (NOT b)) ; co <= a AND b ; </p><p>　　END ARCHITECTURE fh1; </p><p>　　LIBRARY IEEE ;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY or2a IS</p>

30、<p>　　PORT (a, b :IN STD_LOGIC; </p><p>　　c : OUT STD_LOGIC );</p><p>　　END or2a;</p><p>　　ARCHITECTURE one OF or2a IS</p><p><b>　　BEGIN</b></p&g

31、t;<p>　　c <= a OR b;</p><p><b>　　END one;</b></p><p><b>　　生成的元器件</b></p><p>　　全加器頂層設(shè)計(jì)的功能仿真結(jié)果：</p><p>　　由仿真結(jié)果可知，仿真波形與設(shè)計(jì)要求相一致，一位全加器</

32、p><p>　　將2個(gè)多位二進(jìn)制數(shù)相加時(shí),除了最低位以外,每位都考慮了來自</p><p>　　低位的進(jìn)位,即將2個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相</p><p><b>　　加.</b></p><p><b>　　四．總結(jié)</b></p><p>　　通過本次課程設(shè)計(jì)對(duì)

33、全加器的設(shè)計(jì)和實(shí)現(xiàn)，使我積累并總結(jié)了一些經(jīng)驗(yàn)，鍛煉了獨(dú)立工作和實(shí)際動(dòng)手能力，加深了對(duì)計(jì)算機(jī)中的全加器工作原理的認(rèn)識(shí)，提高了對(duì)復(fù)雜的綜合性實(shí)踐環(huán)節(jié)分析問題，解決問題，概括總結(jié)的實(shí)際工作能力，對(duì)涉及全加器項(xiàng)目的開發(fā)，設(shè)計(jì)過程有了初步認(rèn)識(shí)。</p><p>　　整個(gè)設(shè)計(jì)采用VHDL語言進(jìn)行描述，利用EDA工具對(duì)其進(jìn)行綜合，適配，和時(shí)序仿真，最終由FPGA實(shí)現(xiàn)。在選擇仿真器和綜合器類型是quartus II 中自帶的仿真

34、器和綜合器。 </p><p>　　近一周的課程設(shè)計(jì)，用VHDL語言實(shí)現(xiàn)的一位全加器基本設(shè)計(jì)完畢 ，其功能基本符合設(shè)計(jì)要求，能夠完成二進(jìn)制加法的計(jì)算。但由于時(shí)間倉促加之本人能力有限，設(shè)計(jì)中還有很多不足之處，有待進(jìn)一步完善。通過自己的親自動(dòng)手，我真正看到了理論與實(shí)踐之間的差距，我知道，以后的學(xué)習(xí)中，要不斷完善自己的知識(shí)體系結(jié)構(gòu)，注重理論與實(shí)踐的結(jié)合，學(xué)會(huì)靈活運(yùn)用所學(xué)知識(shí)，達(dá)到學(xué)以致用的地步。</p>

35、<p>　　在本次的課設(shè)中，我學(xué)到了很多東西，通過這個(gè)過程，無論在理論上還是在實(shí)踐中，我的計(jì)算機(jī)水平都得到了提高，我想這對(duì)以后是很有利的。</p><p><b>　　五.參考文獻(xiàn)： </b></p><p>　　[1] 潘松,黃繼業(yè). EDA技術(shù)實(shí)用教程[M]. 北京：科學(xué)出版社.，2006.</p><p>　　[2]劉衛(wèi)東.