硬件實驗設計課程--8位全加器的設計與實現(xiàn)

1、<p><b>　　硬件技術課程設計</b></p><p><b>　　計算機學院</b></p><p><b>　　2013年12月 </b></p><p>　　8位全加器的設計與實現(xiàn)</p><p><b>　　一、設計目的</b>&l

2、t;/p><p>　　熟悉利用Quartus II的原理圖輸入方法設計簡單組合電路，掌握層次化設計的方法，并通過一個8位全加器的設計把握利用EDA軟件進行原理圖輸入方式的電子線路設計的詳細流程。</p><p><b>　　二、設計內(nèi)容</b></p><p>　　完成半加器和全加器的設計，包括原理圖輸入、編譯、綜合、適配、仿真、實驗板上的硬件測試

3、，并將此全加器電路設置成一個硬件符號入庫。</p><p>　　建立一個更高層次的原理圖設計，利用以上獲得的1位全加器構成8位全加器，并完成編譯、綜合、適配、仿真和硬件測試。</p><p><b>　　三、實驗原理圖</b></p><p>　　半位全加器實驗原理圖</p><p>　　一位全加器實驗原理圖：</

4、p><p>　　封裝后的一位全加器：</p><p>　　8位全加器實驗原理圖：</p><p><b>　　引腳鎖定信息：</b></p><p><b>　　引腳鎖定：</b></p><p><b>　　下載：</b></p><p

5、><b>　　四 、時序仿真</b></p><p><b>　　步驟如下： </b></p><p>　　1、建立波形文件。為此設計建立一個波形測試文件。選擇File項及其New,再選擇右側New窗中的vector Waveform file項，打開波形編輯窗。</p><p>　　2、輸入信號節(jié)點。在波形編輯窗的

6、左方雙擊鼠標，在出現(xiàn)的窗口中選擇Node finder，在彈出的窗口中首先點擊List鍵，這時左窗口將列出該項設計所以</p><p>　　號節(jié)點。利用中間的“=>”鍵將需要觀察的信號選到右欄中。</p><p>　　3設定仿真時間寬度。選擇edit項及其End time選項，在End time選擇窗中選擇適當?shù)姆抡鏁r間域，本次實驗由于是八位的全加器，為避免延遲太大不利于顯示，可將E

7、nd Time 設置為50ms，以便有足夠長的觀察時間和便于分析的波形仿真波形圖。</p><p>　　4、波形文件存盤。選擇File項及其Save as選項，按OK鍵即可。存盤窗中波形文件名是默認的（這里是adder.scf所以直接存盤即可。</p><p>　　5、運行仿真器。點擊processing中的Start simulation選項，如圖是仿真運算完成后的時序波形。注意，剛進入

8、如圖所示的窗口時，應該將最下方的滑標拖向最左側，以便可觀察到初始波形。</p><p><b>　　仿真波形圖：</b></p><p><b>　　五、實現(xiàn)步驟</b></p><p>　　1.為本項設計建立文件夾任何一項設計都是一項工程（Project），都必須首先為此工程建立一個放置與此工程相關的所有文件的文件夾，此

9、文件夾將被EDA軟件默認為工作庫（Work Library）。本項設計我的文件夾取名為adder，在D盤中。</p><p>　　2、輸入設計項目和存盤</p><p>　　(1)打開Quartus II，選FileNew，在彈的New對話框中選擇Device Design Files 頁的原理圖文件編輯輸入項Block diag

10、ram\Schematic File，按OK后將打開原理圖輸入窗中。</p><p>　　(2)、點擊選項File“Save As”選出剛才為自己的工程建立的目錄D:\ adder</p><p>　　將已設計好的圖文件命名為：h_adder.bdf，并保存在此文件夾內(nèi)。編譯通過之后，將該半加器封裝入庫待設計全加器的時候調(diào)用。如果編譯未通過，則檢查電</

11、p><p>　　路設計，找出并能解決問題。</p><p>　　(3)重復步驟1、2，設計如下圖所示的全加器原理圖；</p><p>　　(4)、點擊選項File-“Save As”，選出剛才為自己的工程建立的目錄D:\ adder，將已設計好文件命名為：f_adder.bdf,并保存在此文件夾內(nèi)。等待編譯通過之后，將該全加器封裝入庫待設計8位全加器的時候調(diào)用。<

12、/p><p>　　(5)根據(jù)所學知識，將8個一位全加器組合成一個8位全加器，即將前一個一位全加器的sum輸出作為后一個一位全加器的cin輸入，以此類推進行級聯(lián)。結果將兩個8位加數(shù)的各位拆開分別作為（a0，a1，a2，a3，a4，a5，a5，a6，a7，a8）、（b0，b1，b2，b3，b4，b5，b6，b7，b8）輸入到電路中（另外，最初的一個一位全加器還有一個輸入端可以接其他電路輸入進來的進位，本次設計不予考慮，即

13、不接），輸出為（sum0，sum1，sum2，sum3，sum4 sum5,sum6,sum7）共八位，具體原理圖如下圖所示：</p><p><b>　　六、設計總結：</b></p><p>　　通過本次設計，讓我很好的鍛煉了理論聯(lián)系實際，與具體項目、課題相結合開發(fā)、設計產(chǎn)品的能力。既讓我們懂得了怎樣把理論應用于實際，又讓我們懂得了在實踐中遇到的問題怎樣用理論去解

14、決。并讓我們的合作意識得到了加強，合作能力也得到提高。根據(jù)分工與合作的方式，讓每個人互責指定的部分，同時在一定的階段共同討論，以解決分工中個人不能解決的問題。在交流中大家積極發(fā)現(xiàn)問題和提出改進的意見；同時我們還向別的同學請教了來解決我們不能解決的問題。</p><p><b>　　七、參考文獻：</b></p><p>　　[1] 潘松,潘明·現(xiàn)代計算機組成