eda課程設(shè)計(jì)--整點(diǎn)響鈴系統(tǒng)

1、<p><b>　　摘 要</b></p><p>　　本設(shè)計(jì)主要利用Verilog_HDL語(yǔ)言在EDA平臺(tái)上設(shè)計(jì)整點(diǎn)響鈴系統(tǒng)。整點(diǎn)智能響鈴系統(tǒng)走時(shí)精度高，穩(wěn)定性好，實(shí)用方便，不需要經(jīng)常調(diào)教，這種響鈴具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)，時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示，具有調(diào)節(jié)小時(shí)、分鐘及清零的功能以及整點(diǎn)報(bào)時(shí)功能。這次設(shè)計(jì)以Verilog_HDL語(yǔ)言和Quartu

2、s為工具，實(shí)現(xiàn)整點(diǎn)智能報(bào)時(shí)。系統(tǒng)分模塊進(jìn)行分析和設(shè)計(jì)，并給出相應(yīng)的設(shè)計(jì)原理圖和Verilog_HDL源程序，通過(guò)仿真實(shí)現(xiàn)預(yù)定功能。</p><p>　　關(guān)鍵詞:整點(diǎn)智能響鈴系統(tǒng) EDA Verilog_HDL Quartus</p><p><b>　　Abstract </b></p><p>　　This design mainly us

3、e Verilog_HDL language on EDA platform design hourly alarm system. The hour walking intelligent alarm system of high precision, good stability, convenient and practical, don't need often set-up, this ring has when, m

4、inutes and seconds count display function, with 24-hour cycle time, counting clock display LED lights of the pattern, according to adjust the hours, minutes and reset function and the hour of the function. The design to

5、Verilog_HDL language and Quartusis the tool</p><p><b>　　Quartus</b></p><p><b>　　目 錄</b></p><p><b>　　摘 要I</b></p><p>　　AbstractII&

6、lt;/p><p><b>　　目 錄1</b></p><p>　　第1章 引 言2</p><p>　　1.1 課題背景及意義2</p><p>　　1. 2 課程設(shè)計(jì)目的3</p><p>　　1.3 課程設(shè)計(jì)內(nèi)容3</p><p>　　第2章 理論基礎(chǔ)4&

7、lt;/p><p>　　2.1 Verilog HDL語(yǔ)言概述4</p><p>　　第3章 整點(diǎn)智能響鈴系統(tǒng)的設(shè)計(jì)方案6</p><p>　　3.1 設(shè)計(jì)任務(wù)與功能要求6</p><p>　　3.2 系統(tǒng)的總體設(shè)計(jì)6</p><p>　　3.2.1 系統(tǒng)組成框圖6</p><p>　　3

8、.2.2 基本原理7</p><p>　　3.2.3 樂(lè)曲演奏電路原理框圖7</p><p>　　第4章 系統(tǒng)模塊的設(shè)計(jì)與仿真8</p><p>　　4.1 秒計(jì)數(shù)器模塊8</p><p>　　4.1.1 模塊的具體實(shí)現(xiàn)及功能介紹8</p><p>　　4.1.2 秒計(jì)數(shù)器模塊仿真8</p>

9、<p>　　4.2 分鐘計(jì)數(shù)器模塊9</p><p>　　4.2.1 模塊的具體實(shí)現(xiàn)及功能介紹9</p><p>　　4.2.2 分鐘計(jì)數(shù)器模塊的仿真圖9</p><p>　　4.3 時(shí)鐘計(jì)數(shù)器模塊：10</p><p>　　4.3.1 模塊的具體實(shí)現(xiàn)及功能介紹10</p><p>　　4.3.2

10、小時(shí)計(jì)數(shù)器模塊的仿真圖10</p><p>　　4.4整點(diǎn)報(bào)時(shí)模塊11</p><p>　　4.4.1 模塊的具體實(shí)現(xiàn)及功能介紹11</p><p>　　4.4.2 整點(diǎn)報(bào)時(shí)模塊的仿真圖11</p><p>　　4.5 樂(lè)曲演奏模塊12</p><p>　　4.5.1 模塊的具體實(shí)現(xiàn)及功能介紹12</

11、p><p>　　第5章 整點(diǎn)智能響鈴系統(tǒng)的仿真與實(shí)現(xiàn)14</p><p><b>　　結(jié)論16</b></p><p><b>　　參考文獻(xiàn)17</b></p><p><b>　　附錄18</b></p><p><b>　　第1章 引

12、 言 </b></p><p>　　現(xiàn)在，人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)。信息化社會(huì)的發(fā)展離不開(kāi)電子信息產(chǎn)品開(kāi)發(fā)技術(shù)、產(chǎn)品品質(zhì)的提高和進(jìn)步。電子信息產(chǎn)品隨著科學(xué)技術(shù)的進(jìn)步，其電子器件和設(shè)計(jì)方法更新?lián)Q代的速度日新月異。實(shí)現(xiàn)這種進(jìn)步的主要原因就是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的發(fā)展，其核心就是電子設(shè)計(jì)自動(dòng)化(EDA，Electronics Design Automation)技術(shù)，EDA技術(shù)的發(fā)展和推廣

13、應(yīng)用又極大地推動(dòng)了電子信息產(chǎn)業(yè)的發(fā)展。為保證電子系統(tǒng)設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)正逐漸成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。</p><p>　　本設(shè)計(jì)主要利用Verilog_HDL語(yǔ)言在EDA平臺(tái)上設(shè)計(jì)整點(diǎn)響鈴系統(tǒng)。整點(diǎn)智能響鈴系統(tǒng)走時(shí)精度高，穩(wěn)定性好，實(shí)用方便，不需要經(jīng)常調(diào)教，這種響鈴具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)，時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示，具有調(diào)

14、節(jié)小時(shí)、分鐘及清零的功能以及整點(diǎn)報(bào)時(shí)功能?？偟某绦蛴蓭讉€(gè)各具不同功能的元模塊程序拼接而成，其中包括秒計(jì)數(shù)器模塊，分鐘計(jì)數(shù)器模塊，小時(shí)計(jì)數(shù)器模塊和整點(diǎn)報(bào)時(shí)模塊并且使用Quartus軟件進(jìn)行電路波形仿真，下載到EDA實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。</p><p>　　1.1 課題背景及意義</p><p>　　隨著EDA[1]仿真技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)和設(shè)計(jì)工具發(fā)生了深刻的變化。利用硬件描述語(yǔ)言（V

15、HDL）[2]對(duì)數(shù)字系統(tǒng)的硬件電路進(jìn)行描述是EDA的關(guān)鍵技術(shù)之一。VHDL語(yǔ)言是目前主流的硬件描述語(yǔ)言，它具有很強(qiáng)的電路描述和建模能力，具有與具體電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，在語(yǔ)言易讀性和層次化結(jié)構(gòu)方面表現(xiàn)出強(qiáng)大的生命力和應(yīng)用潛力。隨著科學(xué)的日益進(jìn)步，我們對(duì)數(shù)字鐘的需求也越來(lái)越大。因?yàn)槿藗円苍絹?lái)越忙，時(shí)刻都在受著時(shí)間的影響，我們。我們采用了先進(jìn)的EDA技術(shù)，QuartusⅡ工作平臺(tái)和VHDL語(yǔ)言[3]，設(shè)計(jì)了多功能數(shù)字鐘系統(tǒng)，并對(duì)系

16、統(tǒng)進(jìn)行了仿真驗(yàn)證。通過(guò)仿真及驗(yàn)證的結(jié)果分析，完全適應(yīng)智能化發(fā)展要求。不但實(shí)現(xiàn)的報(bào)時(shí)定時(shí)各種的功能，大大提高了時(shí)間的準(zhǔn)確度，而且提高了系統(tǒng)的先進(jìn)性和可靠性。能實(shí)現(xiàn)控制器的系統(tǒng)編程。采用這種器件開(kāi)發(fā)的數(shù)字系統(tǒng)其升級(jí)與改進(jìn)非常方便。這一控制電路，結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定、操作方便、抗干擾能力強(qiáng)。將它應(yīng)用于校園與各地，穩(wěn)定性高，準(zhǔn)確性強(qiáng)。</p><p>　　1. 2 課程設(shè)計(jì)目的</p><p>　　

17、作為網(wǎng)絡(luò)專業(yè)的學(xué)生，通過(guò)這次EDA方面的課程設(shè)計(jì)，可以提高我們對(duì)EDA領(lǐng)域及通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識(shí)，有利于培養(yǎng)我們?cè)谕ㄐ烹娐稥DA方面的設(shè)計(jì)能力。同時(shí)可以促使我們獨(dú)立地運(yùn)用Verilog_HDL語(yǔ)言、EDA相關(guān)知識(shí)和Quartus仿真軟件編制一個(gè)簡(jiǎn)單的課程設(shè)計(jì)。設(shè)計(jì)過(guò)程的復(fù)雜加老師的嚴(yán)格要求有益于培養(yǎng)我們嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。本次課題是計(jì)算機(jī)組成原理的課程設(shè)計(jì)，旨在通過(guò)對(duì)所需功能芯片的設(shè)計(jì)與實(shí)現(xiàn)來(lái)鞏固以前所學(xué)的計(jì)算機(jī)硬件基礎(chǔ)知識(shí)，同時(shí)也提高動(dòng)

18、手實(shí)踐的能力，還有為將來(lái)進(jìn)行更大規(guī)模更復(fù)雜的開(kāi)發(fā)積累經(jīng)驗(yàn)。</p><p>　　1.3 課程設(shè)計(jì)內(nèi)容</p><p>　　本次設(shè)計(jì)以智能打鈴為主，實(shí)現(xiàn)時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分——60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘——24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，以及時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。我

19、們可以通過(guò)實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來(lái)一個(gè)脈沖，即計(jì)數(shù)一次。清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)?？梢愿鶕?jù)我們自己任意時(shí)間的復(fù)位蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警，產(chǎn)生“滴答.滴答”的報(bào)警聲音。LED燈在時(shí)鐘顯示時(shí)有花樣顯示信號(hào)產(chǎn)生。即根據(jù)進(jìn)位情況，LED不停的閃爍，從而產(chǎn)生“花樣”信號(hào)。</p><p>&

20、lt;b>　　第2章 理論基礎(chǔ)</b></p><p>　　2.1 Verilog HDL語(yǔ)言概述</p><p>　　Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言。Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言。Veri

21、logs是由Gateway設(shè)計(jì)自動(dòng)化公司的工程師于1983年末創(chuàng)立的。該公司的菲爾·莫比（Phil Moorby）完成了Verilog的主要設(shè)計(jì)工作。1990年，Gateway設(shè)計(jì)自動(dòng)化被Cadence公司收購(gòu)。</p><p>　　1990年代初，開(kāi)放Verilog國(guó)際組織（即現(xiàn)在的Accellera）成立，Verilog面向公有領(lǐng)域開(kāi)放。1992年，該組織尋求將Verilog納入電氣電子工程師學(xué)會(huì)標(biāo)

22、準(zhǔn) 。最終，Verilog成為了電氣電子工程師學(xué)會(huì)1364-1995標(biāo)準(zhǔn)，即通常所說(shuō)的Verilog-95。</p><p>　　設(shè)計(jì)人員在使用這個(gè)版本的Verilog的過(guò)程中發(fā)現(xiàn)了一些可改進(jìn)之處。促使Verilog進(jìn)行了修正和擴(kuò)展，這部分內(nèi)容后來(lái)被提交給電氣電子工程師學(xué)會(huì)。后來(lái)被稱為電氣電子工程師學(xué)1364-2001標(biāo)準(zhǔn)，即通常所說(shuō)的Verilog-2001。Verilog-2001是對(duì)Verilog-95的一

23、個(gè)重大改進(jìn)版本，它具備一些新的實(shí)用功能，例如敏感列表、多維數(shù)組、生成語(yǔ)句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計(jì)自動(dòng)化軟件包支持。</p><p>　　2005年，Verilog再次進(jìn)行了更新，即電氣電子工程師學(xué)會(huì)1364-2005標(biāo)準(zhǔn)。該版本只是對(duì)上一版本的細(xì)微修正。這個(gè)版本還包括了一個(gè)相對(duì)獨(dú)立的新部分，即Verilog-AMS。這個(gè)擴(kuò)展使得傳統(tǒng)的Ve

24、rilog可以對(duì)集成的模擬和混合信號(hào)系統(tǒng)進(jìn)行建模。</p><p>　　2009年，IEEE 1364-2005和IEEE 1800-2005兩個(gè)部分合并為IEEE 1800-2009，成為了一個(gè)新的、統(tǒng)一的SystemVerilog硬件描述驗(yàn)證語(yǔ)言（hardware description and verification language, HDVL）。</p><p>　　Veril

25、og HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語(yǔ)言本身是專門(mén)面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。 </p><p>　　Verilog HDL既是一種行為描述語(yǔ)言，也是一種結(jié)構(gòu)描述語(yǔ)言。如果按照一定的規(guī)則和風(fēng)格編寫(xiě)代碼，就可以將功能行為

26、模塊通過(guò)工具自動(dòng)轉(zhuǎn)化為門(mén)級(jí)互連的結(jié)構(gòu)模塊。這意味著利用Verilog語(yǔ)言所提供的功能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來(lái)描述復(fù)雜的大型設(shè)計(jì)，并對(duì)所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計(jì)。Verilog HDL 硬件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色，他是EDA 技術(shù)研究的重點(diǎn)之一。下面列出的是Verilog語(yǔ)言的主要功能： </p><p>　　(1)可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； </p><

27、;p>　　(2)用延遲表示式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間； </p><p>　　(3)通過(guò)命名的事件來(lái)觸發(fā)其他過(guò)程里的激活行為或停止行為； </p><p>　　(4)提供了條件和循環(huán)等程序結(jié)構(gòu)； </p><p>　　(5)提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)； </p><p>　　(6)提供了可定義新的操作符的函

28、數(shù)結(jié)構(gòu)； </p><p>　　(7)提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符和位運(yùn)算符； </p><p>　　(8)提供了一套完整的表示組合邏輯基本元件的原語(yǔ)； </p><p>　　(9)提供了雙向通路和電阻器件的描述； </p><p>　　(10)可建立MOS器件的電荷分享和衰減模型； </p><p>

29、　　(11)可以通過(guò)構(gòu)造性語(yǔ)句精確地建立信號(hào)模型；</p><p>　　第3章 整點(diǎn)智能響鈴系統(tǒng)的設(shè)計(jì)方案</p><p>　　3.1 設(shè)計(jì)任務(wù)與功能要求</p><p>　　1、實(shí)現(xiàn)時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分——60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘——24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。</p&

30、gt;<p>　　2、時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間。</p><p><b>　　3、清零功能。</b></p><p>　　4、LED燈在時(shí)鐘顯示時(shí)閃爍。</p><p>　　5、樂(lè)曲演奏電路工作。</p><p>　　3.2 系統(tǒng)的總體設(shè)計(jì)</p><p

31、>　　3.2.1 系統(tǒng)組成框圖</p><p>　　圖1-1 響鈴系統(tǒng)框圖</p><p>　　3.2.2 基本原理：</p><p>　　本設(shè)計(jì)由秒計(jì)數(shù)器、分鐘計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、整點(diǎn)報(bào)時(shí)、分的調(diào)整以及小時(shí)的調(diào)整和一個(gè)頂層文件構(gòu)成。采用自頂向下的設(shè)計(jì)方法，子模塊利用Verilog HDL語(yǔ)言設(shè)計(jì)，頂層文件用原理圖的設(shè)計(jì)方法。顯示：小時(shí)采用24進(jìn)制，而分鐘和秒

32、均60進(jìn)制。 自頂向下的設(shè)計(jì)方法：</p><p>　　自頂向下的設(shè)計(jì)方法是數(shù)字系統(tǒng)設(shè)計(jì)中最常用的設(shè)計(jì)方法，也是基于芯片的系統(tǒng)設(shè)計(jì)的主要方法。它的基本原理框圖如下：</p><p>　　圖1-2 自頂向下基本原理框圖</p><p>　　自頂向下的設(shè)計(jì)方法利用功能分割手段將設(shè)計(jì)由上到下進(jìn)行層次化和模塊化，即分層次、分模塊進(jìn)行設(shè)計(jì)和仿真。功能分割時(shí)，將系統(tǒng)功能分解為功

33、能塊，功能塊再分解為邏輯塊，邏輯塊再分解為更少的邏輯塊和電路。如此分割，逐步的將系統(tǒng)細(xì)化，將功能逐步具體化，模塊化。高層次設(shè)計(jì)進(jìn)行功能和接口描述，說(shuō)明模塊的功能和接口，模塊功能的更詳細(xì)描述在下一設(shè)計(jì)層次說(shuō)明，最底層的設(shè)計(jì)才涉及具體寄存器和邏輯門(mén)電路等實(shí)現(xiàn)方式的描述。</p><p>　　3.2.3 樂(lè)曲演奏電路原理框圖</p><p>　　圖1-4 樂(lè)曲演奏電路原理框圖</p>

34、<p>　　第4章 系統(tǒng)模塊的設(shè)計(jì)與仿真</p><p>　　4.1 秒計(jì)數(shù)器模塊</p><p>　　4.1.1 模塊的具體實(shí)現(xiàn)及功能介紹：</p><p>　　圖4-1 秒計(jì)數(shù)器模塊</p><p>　　CLK是系統(tǒng)的時(shí)鐘周期；RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；SETMIN是分鐘設(shè)置信號(hào)，

35、當(dāng)?shù)碗娖接行В串?dāng)SETMIN是低電平時(shí)，可以進(jìn)行分鐘的設(shè)置；ENMIN是分鐘進(jìn)位信號(hào)，當(dāng)秒計(jì)數(shù)模塊計(jì)數(shù)到59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出；DAOUT是輸出信號(hào)。</p><p>　　4.1.2 秒計(jì)數(shù)器模塊仿真：</p><p>　　用Quartus軟件進(jìn)行秒計(jì)數(shù)模塊的仿真，結(jié)果如圖4-2所示</p><p>　　圖4-2 秒表計(jì)數(shù)器仿真</p>

36、<p><b>　　波形分析：</b></p><p>　　利用60進(jìn)制計(jì)數(shù)器完成00到59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號(hào)低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。</p><p>　　4.2 分鐘計(jì)數(shù)器模塊：</p><p>　　4.2.1 模塊的

37、具體實(shí)現(xiàn)及功能介紹：</p><p>　　模塊的具體實(shí)現(xiàn)如圖4-3：</p><p>　　圖4-3 分鐘計(jì)數(shù)器模塊</p><p>　　CLK1是系統(tǒng)的時(shí)鐘周期；CLK是秒計(jì)數(shù)器模塊產(chǎn)生的進(jìn)位信號(hào)；RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；SETHOUR是小時(shí)設(shè)置信號(hào)，當(dāng)?shù)碗娖接行?，即?dāng)SETHOUR是低電平時(shí)，可以進(jìn)行小時(shí)的設(shè)置；ENH

38、OUR是小時(shí)進(jìn)位信號(hào)，當(dāng)分鐘計(jì)數(shù)模塊計(jì)數(shù)到59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出；DAOUT是輸出信號(hào)。</p><p>　　4.2.2 分鐘計(jì)數(shù)器模塊的仿真圖：</p><p>　　用Quartus軟件進(jìn)行分鐘計(jì)數(shù)模塊的仿真，結(jié)果如圖4-4所示</p><p>　　圖4-4 分鐘計(jì)數(shù)器模塊仿真</p><p><b>　　波形分析

39、：</b></p><p>　　分鐘計(jì)數(shù)模塊利用60進(jìn)制計(jì)器，通過(guò)秒鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到59的循環(huán)計(jì)數(shù)。</p><p>　　4.3 時(shí)鐘計(jì)數(shù)器模塊：</p><p>　　4.3.1 模塊的具體實(shí)現(xiàn)及功能介紹：</p><p>　　模塊的具體實(shí)現(xiàn)如圖4-5：</p><p>　　圖4-5 時(shí)鐘計(jì)

40、數(shù)器模塊</p><p>　　CLK是系統(tǒng)的時(shí)鐘周期； RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；DAOUT是輸出信號(hào)。</p><p>　　4.3.2 小時(shí)計(jì)數(shù)器模塊的仿真圖：</p><p>　　用Quartus軟件進(jìn)行時(shí)鐘計(jì)數(shù)模塊的仿真，結(jié)果如圖4-6所示</p><p>　　圖4-6 時(shí)鐘計(jì)數(shù)器模塊仿真&l

41、t;/p><p><b>　　波形分析：</b></p><p>　　小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過(guò)分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。</p><p>　　4.4 整點(diǎn)報(bào)時(shí)模塊</p><p>　　4.4.1 模塊的具體實(shí)現(xiàn)及功能介紹：</p><p>　　模塊的具體實(shí)現(xiàn)如圖4-

42、7</p><p>　　圖4-7 整點(diǎn)報(bào)時(shí)模塊</p><p>　　CLK是系統(tǒng)的時(shí)鐘周期；SPEAK是響鈴信號(hào)；LAMP[2..0]是亮燈信號(hào)，有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮；DAIN是輸入信號(hào)，當(dāng)分鐘計(jì)數(shù)器計(jì)數(shù)到59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，報(bào)時(shí)模塊進(jìn)行報(bào)時(shí)</p><p>　　4.4.2 整點(diǎn)報(bào)時(shí)模塊的仿真圖：</p><

43、;p>　　用Quartus軟件進(jìn)行整點(diǎn)計(jì)數(shù)模塊的仿真，結(jié)果如圖4-8所示</p><p>　　圖4-8 整點(diǎn)報(bào)時(shí)模塊仿真</p><p><b>　　波形分析：</b></p><p>　　由圖知對(duì)于整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。當(dāng)有時(shí)鐘脈沖時(shí)lamp顯示燈&

44、lt;/p><p>　　4.5 樂(lè)曲演奏模塊</p><p>　　4.5.1 模塊的具體實(shí)現(xiàn)及功能介紹：</p><p>　　模塊的具體實(shí)現(xiàn)如圖4-8</p><p>　　圖4-8 樂(lè)曲演奏模塊</p><p>　　用Quartus軟件進(jìn)行整點(diǎn)計(jì)數(shù)模塊的仿真，結(jié)果如圖4-9所示</p><p>　　

45、圖4-9 樂(lè)曲演奏模塊仿真</p><p>　　分析：樂(lè)譜產(chǎn)生的電路用來(lái)控制音樂(lè)的音調(diào)和音長(zhǎng)?？刂埔粽{(diào)通過(guò)設(shè)置計(jì)數(shù)器的預(yù)置數(shù)來(lái)實(shí)現(xiàn)，預(yù)置不同的數(shù)值就可以使計(jì)數(shù)器產(chǎn)生不同頻率的信號(hào)，從而產(chǎn)生不同的音調(diào)。</p><p>　　第5章 整點(diǎn)智能響鈴系統(tǒng)的仿真與實(shí)現(xiàn)</p><p>　　要實(shí)現(xiàn)的功能：可產(chǎn)生秒計(jì)數(shù)，分鐘計(jì)數(shù)，小時(shí)計(jì)數(shù)，整點(diǎn)報(bào)時(shí)四種信號(hào)，能夠?qū)崿F(xiàn)信號(hào)的轉(zhuǎn)換（s

46、elect）并且頻率可調(diào)。主要由三部分組成：地址指針控制模塊，四種信號(hào)數(shù)據(jù)存儲(chǔ)模塊，D/A轉(zhuǎn)換模塊。前面2個(gè)模塊在Quartus中實(shí)現(xiàn)，該部分的實(shí)現(xiàn)框圖如圖5-1所示。</p><p>　　圖5-1 實(shí)現(xiàn)功能框圖</p><p>　　該模塊的功能采用Verilog HDL來(lái)描述，程序請(qǐng)見(jiàn)附件。</p><p>　　根據(jù)各個(gè)模塊將其連線可得總連線圖，如圖5-2所示：&

47、lt;/p><p>　　圖5-2 系統(tǒng)總連線圖</p><p>　　該部分功能驗(yàn)證的波形仿真結(jié)果如圖5-3：</p><p>　　圖5-3 整點(diǎn)智能響鈴系統(tǒng)總體仿真圖</p><p><b>　　波形分析：</b></p><p>　　輸出信號(hào)second[6..0]表示：秒計(jì)數(shù)模塊，利用60進(jìn)制計(jì)數(shù)

48、器完成00到59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號(hào)低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。輸出信號(hào)min[6..0]表示：分鐘計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過(guò)分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。輸出信號(hào)hour[5..0]表示：小時(shí)計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過(guò)分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。輸入

49、信號(hào)lamp[2..0]表示：整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。當(dāng)有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。</p><p><b>　　結(jié)論</b></p><p>　　本次課程設(shè)計(jì)要求編寫(xiě)一個(gè)基于Verilog HDL語(yǔ)言的整點(diǎn)能響鈴系統(tǒng)，并用Quartus II軟件進(jìn)行仿真。根據(jù)搜索相關(guān)

50、資料及自我理解，本次的設(shè)計(jì)以智能打鈴為主，實(shí)現(xiàn)時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分——60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘——24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。以及時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)?？梢愿鶕?jù)我們自己任意時(shí)間的復(fù)位蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，

51、蜂鳴器報(bào)警，產(chǎn)生“滴答.滴答”的報(bào)警聲音。并且通過(guò)WORD文檔將原理圖畫(huà)出來(lái)。</p><p>　　為期兩周的課程設(shè)計(jì)結(jié)束了，在此次課程設(shè)計(jì)中，我收獲了許多，在學(xué)習(xí)方面、動(dòng)手能力方面、團(tuán)結(jié)合作能力等方面都有了一定的成就。</p><p>　　學(xué)習(xí)方面，雖然之前在計(jì)算機(jī)組成原理這一門(mén)課程中接觸過(guò)Verilog HDL這一門(mén)語(yǔ)言，但并不是很了解，在這次課程設(shè)計(jì)中，我對(duì)Verilog HDL語(yǔ)言

52、有了深入的了解，通過(guò)在網(wǎng)上搜索資料，去圖書(shū)館借閱書(shū)籍，我自己學(xué)習(xí)到了許多關(guān)于Verilog HDL語(yǔ)言語(yǔ)言和EDA的知識(shí)，為我順利完成課程設(shè)計(jì)打下了良好的基礎(chǔ)。</p><p>　　在動(dòng)手能力方面，這次課程設(shè)計(jì)對(duì)我來(lái)說(shuō)挑戰(zhàn)很大，因?yàn)橹皼](méi)有系統(tǒng)的學(xué)習(xí)過(guò)Verilog HDL語(yǔ)言和EDA，只是在嵌入式實(shí)驗(yàn)基地時(shí)做過(guò)PCB板的布線，所以這次我也利用在實(shí)驗(yàn)室所學(xué)到的技能來(lái)設(shè)計(jì)這次課程設(shè)計(jì)，對(duì)我的動(dòng)手能力有很大要求，通過(guò)

53、一次次的實(shí)驗(yàn)，重新編程，我終于能制作出符合要求的系統(tǒng)，對(duì)我的動(dòng)手能力有了很大的提升，而且在一定程度上加強(qiáng)了自己的自信心。</p><p>　　在團(tuán)結(jié)合作能力方面，雖然每個(gè)人有每個(gè)人的題目，但是我們還是充分發(fā)揮了我們的團(tuán)結(jié)合作能力，因?yàn)橹岸紱](méi)有用過(guò)MAXPlus這個(gè)軟件，所以有些同學(xué)在進(jìn)行實(shí)際操作的時(shí)候還是有些困難，雖然課程設(shè)計(jì)的時(shí)間很緊，但大家還是會(huì)相互幫助。而且，對(duì)于Verilog HDL和VHDL這兩種語(yǔ)言

54、對(duì)我們來(lái)說(shuō)還是相對(duì)陌生，所以有同學(xué)在編程有問(wèn)題的時(shí)候，大家還會(huì)一起幫忙糾錯(cuò)，共同使其完成的更好，這一點(diǎn)，我感到我們真的是一個(gè)團(tuán)結(jié)的集體</p><p>　　在這次設(shè)計(jì)過(guò)程中，體現(xiàn)出自己?jiǎn)为?dú)設(shè)計(jì)的能力以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。同時(shí)，也再次體會(huì)到了團(tuán)結(jié)合作的快樂(lè)。</p><p><b>　

55、　參考文獻(xiàn)</b></p><p>　　[1] 張振榮，晉明武等.MCS-51單片機(jī)原理及實(shí)用技術(shù)[M].北京：人民郵電出版社，2000.</p><p>　　[2]王金明．Verilog HDL程序設(shè)計(jì)教程．北京：人民郵電出版社，2004.1．</p><p>　　[3] 張亦華，延明，肖冰．?dāng)?shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與EDA工具．北京：郵電大學(xué)出版社 20

56、03.1．</p><p>　　[4] 潘松，黃繼業(yè)．EDA技術(shù)實(shí)用教程[M ]．北京：科學(xué)出版社，2002.10．[5] 江國(guó)強(qiáng)．EDA技術(shù)與應(yīng)用[M] ．北京：電子工業(yè)出版社，2004.8．</p><p>　　[6]閻石.數(shù)字電子技術(shù)基礎(chǔ)[M]. 北京: 電子工業(yè)出版社, 2006.210-216.</p><p>　　[7]劉君, 常明. 硬件描述語(yǔ)言

57、設(shè)計(jì)基礎(chǔ)[M]. 北京: 高等教育出版社, 2006.64-78.</p><p>　　[8]曹昕燕, 周鳳臣. EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)[M]. 北京: 清華大學(xué)出版社, 2006.72-86.</p><p>　　[9] 王長(zhǎng)宏. VerilogHDL設(shè)計(jì)實(shí)例及其仿真與綜合[D]</p><p>　　[10] 陳書(shū)開(kāi)，王毅，熊江.計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)[M].武

58、漢：華中科技大學(xué)出版社，2010</p><p><b>　　點(diǎn)亮。</b></p><p><b>　　附錄</b></p><p><b>　　1.秒計(jì)數(shù)器程序：</b></p><p>　　module kc1 (clk, reset, setmin, enmin, da

59、out);</p><p>　　input clk; </p><p>　　input reset; </p><p>　　input setmin; </p><p>　　output enmin; </p><p>　　wire enmin;</p><p>　　output[6:0] da

60、out; </p><p>　　wire[6:0] daout;</p><p>　　reg[6:0] count; </p><p>　　reg enmin_1; </p><p>　　wire enmin_2; </p><p>　　assign daout = count ;</p><p&g

61、t;　　assign enmin_2 = (setmin & clk) ; </p><p>　　assign enmin = (enmin_1 | enmin_2) ; </p><p>　　always @(posedge clk or negedge reset)</p><p><b>　　begin</b></p&

62、gt;<p>　　if (reset == 1'b0)</p><p><b>　　begin</b></p><p>　　count <= 7'b0000000 ; </p><p><b>　　end</b></p><p><b>　

63、　else</b></p><p><b>　　begin</b></p><p>　　if (count[3:0] == 4'b1001) </p><p><b>　　begin</b></p><p>　　if (count < 8'h60)

64、 </p><p><b>　　begin</b></p><p>　　if (count == 7'b1011001) </p><p><b>　　begin</b></p><p>　　enmin_1 <= 1'b1 ; </p><p>　　co

65、unt <= 7'b0000000 ; </p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　count <= count + 7 ;</p>

66、;<p><b>　　end </b></p><p><b>　　end</b></p><p>　　else </p><p><b>　　begin</b></p><p>　　count <= 7'b0

67、000000 ; </p><p><b>　　end </b></p><p>　　end </p><p>　　else if (count < 8'h60) </p><p><b>　　begin</b></p><

68、;p>　　count <= count + 1 ; </p><p>　　enmin_1 <= #100 1'b0 ; </p><p><b>　　end</b></p><p>　　else </p><p><b>　　begin<

69、/b></p><p>　　count <= 7'b0000000 ; </p><p>　　end </p><p>　　end </p><p><b>　　end </b></p><p>

70、;<b>　　endmodule</b></p><p>　　2.分鐘計(jì)數(shù)器程序：</p><p>　　module kc2 (clk, clk1, reset, sethour, enhour, daout);</p><p>　　input clk; </p><p>　　input clk1; </p>

71、<p>　　input reset; </p><p>　　input sethour; </p><p>　　output enhour; </p><p>　　wire enhour;</p><p>　　output[6:0] daout; </p><p>　　wire[6:0] daout;&l

72、t;/p><p>　　reg[6:0] count; </p><p>　　reg enhour_1; </p><p>　　wire enhour_2; </p><p>　　assign daout = count ;</p><p>　　assign enhour_2 = (sethour & clk1) ;

73、</p><p>　　assign enhour = (enhour_1 | enhour_2) ;</p><p>　　always @(posedge clk or negedge reset)</p><p><b>　　begin</b></p><p>　　if (reset == 1'b0)

74、 </p><p><b>　　begin</b></p><p>　　count <= 7'b0000000 ; </p><p><b>　　end</b></p><p>　　else </p>

75、;<p><b>　　begin</b></p><p>　　if (count[3:0] == 4'b1001) </p><p><b>　　begin</b></p><p>　　if (count < 8'h60) </p><p&g

76、t;<b>　　begin</b></p><p>　　if (count == 7'b1011001) </p><p><b>　　begin</b></p><p>　　enhour_1 <= 1'b1 ; </p><p>　　count <= 7'b

77、0000000 ; </p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　count <= count + 7 ; </p><p>

78、　　end </p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　count <= 7'b0000000 ; <

79、/p><p>　　end </p><p><b>　　end</b></p><p>　　else if (count < 8'h60)</p><p><b>　　begin</b></p><p>　　count <

80、;= count + 1 ; </p><p>　　enhour_1 <= #100 1'b0 ; </p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p>

81、<p>　　count <= 7'b0000000 ; </p><p>　　end </p><p>　　end </p><p><b>　　end </b></p><p><b>

82、　　endmodule</b></p><p>　　3.小時(shí)計(jì)數(shù)器程序：</p><p>　　module kc3 (clk, reset, daout);</p><p>　　input clk; </p><p>　　input reset; </p><p>　　output[5:0] daout;

83、</p><p>　　wire[5:0] daout;</p><p>　　reg[5:0] count; </p><p>　　assign daout = count ;</p><p>　　always @(posedge clk or negedge reset)</p><p><b>　　begi

84、n</b></p><p>　　if (reset == 1'b0)</p><p><b>　　begin</b></p><p>　　count <= 6'b000000 ; </p><p><b>　　end</b></p><

85、;p>　　else </p><p><b>　　begin</b></p><p>　　if (count[3:0] == 4'b1001) </p><p><b>　　begin</b></p><p>　　if (count &l

86、t; 8'h23) </p><p><b>　　begin</b></p><p>　　count <= count + 7 ; </p><p><b>　　end</b></p><p><b>　　else</b></p><

87、;p><b>　　begin</b></p><p>　　count <= 6'b000000 ; </p><p><b>　　end </b></p><p><b>　　end</b></p><p>　　else if (count < 8&

88、#39;h23) </p><p><b>　　begin</b></p><p>　　count <= count + 1 ; </p><p><b>　　end</b></p><p>　　else </p><p>&

89、lt;b>　　begin</b></p><p>　　count <= 6'b000000 ; </p><p><b>　　end </b></p><p>　　end </p><p><b>　　end </b></

90、p><p><b>　　endmodule</b></p><p>　　4.整點(diǎn)報(bào)時(shí)報(bào)警模塊程序： </p><p>　　module kc4 (clk, dain, speak, lamp);</p><p>　　input clk; </p><p>　　input[6:0] dain; <

91、/p><p>　　output speak; </p><p>　　reg speak;</p><p>　　output[2:0] lamp; </p><p>　　reg[2:0] lamp;</p><p>　　reg[1:0] count; </p><p>　　reg[1:0] count

92、1; </p><p>　　always @(posedge clk)</p><p>　　begin : speaker</p><p>　　speak <= count1[1] ; </p><p>　　if (dain == 7'b0000000)</p><p><b>　　begin&

93、lt;/b></p><p>　　if (count1 >= 2'b10)</p><p><b>　　begin</b></p><p>　　count1 <= 2'b00 ; </p><p><b>　　end</b></p><p>

94、<b>　　else</b></p><p><b>　　begin</b></p><p>　　count1 <= count1 + 1 ; </p><p><b>　　end </b></p><p><b>　　end </b></p

95、><p><b>　　end </b></p><p>　　always @(posedge clk)</p><p>　　begin : lamper</p><p>　　if (count <= 2'b10)</p><p><b>　　begin</b><

96、;/p><p>　　if (count == 2'b00)</p><p><b>　　begin</b></p><p>　　lamp <= 3'b001 ; </p><p><b>　　end</b></p><p>　　else if (count

97、== 2'b01)</p><p><b>　　begin</b></p><p>　　lamp <= 3'b010 ; </p><p><b>　　end</b></p><p>　　else if (count == 2'b10)</p><p

98、><b>　　begin</b></p><p>　　lamp <= 3'b100 ; </p><p><b>　　end </b></p><p>　　count <= count + 1 ; </p><p><b>　　end</b></

99、p><p><b>　　else</b></p><p><b>　　begin</b></p><p>　　count <= 2'b00 ; </p><p><b>　　end </b></p><p><b>　　end &l

100、t;/b></p><p><b>　　endmodule</b></p><p>　　5.樂(lè)曲演奏模塊程序：</p><p>　　module kc5(clk_6MHz,clk_4Hz,speaker,high,med,low);</p><p>　　input clk_6MHz,clk_4Hz;</p&g

101、t;<p>　　output speaker;</p><p>　　output[3:0] high,med,low;</p><p>　　reg speaker;</p><p>　　reg[3:0]high,med,low;</p><p>　　reg[7:0]counter;</p><p>　　r

102、eg[13:0]divider,origin;</p><p>　　wire carry;</p><p>　　assign carry=(divider==16383);</p><p>　　always@(posedge clk_6MHz)</p><p>　　begin if(carry)divider<=origin;</

103、p><p>　　else divider<=divider+1;</p><p><b>　　end</b></p><p>　　always@(posedge clk_6MHz)</p><p>　　begin speaker<=~speaker;end</p><p>　　al

104、ways@(posedge clk_4Hz)</p><p><b>　　begin</b></p><p>　　case({high,med,low})</p><p>　　'b000000000011:origin<=7281;</p><p>　　'b000000000101:origin&l

105、t;=8730;</p><p>　　'b000000000110:origin<=9565;</p><p>　　'b000000000111:origin<=10310;</p><p>　　'b000000010000:origin<=10647;</p><p>　　'b0000001

106、00000:origin<=11272;</p><p>　　'b000000110000:origin<=11831;</p><p>　　'b000001010000:origin<=12556;</p><p>　　'b000001100000:origin<=12974;</p><p>

107、;　　'b000100000000:origin<=13516;</p><p>　　'b000000000000:origin<=16383;</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　alway

108、s@(posedge clk_4Hz)</p><p><b>　　begin</b></p><p>　　if(counter==63) counter<=0;</p><p>　　else counter<=counter+1;</p><p>　　case(

109、counter)</p><p>　　0:{high,med,low}<='b000000000011;</p><p>　　1:{high,med,low}<='b000000000011; </p><p>　　2:{high,med,low}<='b000000000011;</p><p>　

110、　3:{high,med,low}<='b000000000011;</p><p>　　4:{high,med,low}<='b000000000101;</p><p>　　5:{high,med,low}<='b000000000101;</p><p>　　6:{high,med,low}<='b000

111、000000101;</p><p>　　7:{high,med,low}<='b000000000110;</p><p>　　8:{high,med,low}<='b000000010000;</p><p>　　9:{high,med,low}<='b000000010000;</p><p>

112、　　10:{high,med,low}<='b000000010000;</p><p>　　11:{high,med,low}<='b000000100000;</p><p>　　12:{high,med,low}<='b000000000110;</p><p>　　13:{high,med,low}<='

113、;b000000010000;</p><p>　　14:{high,med,low}<='b000000000101;</p><p>　　15:{high,med,low}<='b000000000101;</p><p>　　16:{high,med,low}<='b000001010000;</p>&

114、lt;p>　　17:{high,med,low}<='b000001010000;</p><p>　　18:{high,med,low}<='b000001010000;</p><p>　　19:{high,med,low}<='b000000000000;</p><p>　　20:{high,med,low}&

115、lt;='b000001100000;</p><p>　　21:{high,med,low}<='b000001010000;</p><p>　　22:{high,med,low}<='b000000110000;</p><p>　　23:{high,med,low}<='b000001010000;</

116、p><p>　　24:{high,med,low}<='b000000100000;</p><p>　　25:{high,med,low}<='b000000100000;</p><p>　　26:{high,med,low}<='b000000100000;</p><p>　　27:{high,m

117、ed,low}<='b000000100000;</p><p>　　28:{high,med,low}<='b000000100000;</p><p>　　29:{high,med,low}<='b000000100000;</p><p>　　30:{high,med,low}<='b0000001000

118、00;</p><p>　　31:{high,med,low}<='b000000100000;</p><p>　　32:{high,med,low}<='b000000100000;</p><p>　　33:{high,med,low}<='b000000100000;</p><p>　　34

119、:{high,med,low}<='b000000100000;</p><p>　　35:{high,med,low}<='b000000110000;</p><p>　　36:{high,med,low}<='b000000000111;</p><p>　　37:{high,med,low}<='b00

120、0000000111;</p><p>　　38:{high,med,low}<='b000000000110;</p><p>　　39:{high,med,low}<='b000000000110;</p><p>　　40:{high,med,low}<='b000000000101;</p><p

121、>　　41:{high,med,low}<='b000000000101;</p><p>　　42:{high,med,low}<='b000000000101;</p><p>　　43:{high,med,low}<='b000000000110;</p><p>　　44:{high,med,low}<=

122、'b000000010000;</p><p>　　45:{high,med,low}<='b000000010000;</p><p>　　46:{high,med,low}<='b000000010000;</p><p>　　47:{high,med,low}<='b000000100000;</p>

123、;<p>　　48:{high,med,low}<='b000000000011;</p><p>　　49:{high,med,low}<='b000000000011;</p><p>　　50:{high,med,low}<='b000000010000;</p><p>　　51:{high,med,l

124、ow}<='b000000010000;</p><p>　　52:{high,med,low}<='b000000000110;</p><p>　　53:{high,med,low}<='b000000000101;</p><p>　　54:{high,med,low}<='b000000000001;&

125、lt;/p><p>　　55:{high,med,low}<='b000000010000;</p><p>　　56:{high,med,low}<='b000000000101;</p><p>　　57:{high,med,low}<='b000000000101;</p><p>　　58:{hi

126、gh,med,low}<='b000000000101;</p><p>　　59:{high,med,low}<='b000000000101;</p><p>　　60:{high,med,low}<='b000000000101;</p><p>　　61:{high,med,low}<='b000000

127、000101;</p><p>　　62:{high,med,low}<='b000000000101; </p><p>　　63:{high,med,low}<='b000000000101;</p><p><b>　　endcase</b></p><p><b>　　end