電子信息系統(tǒng)課程設(shè)計(jì)--基于fpga四位十進(jìn)制數(shù)字頻率計(jì)

1、<p>　　電子信息系統(tǒng)課程設(shè)計(jì)</p><p>　　題目 基于FPGA四位十進(jìn)制數(shù)字頻率計(jì) </p><p>　　學(xué) 生 姓 名 </p><p>　　學(xué) 院 信息科學(xué)與工程學(xué)院 </p><p>　　專 業(yè) 電子信息工程 &

2、lt;/p><p>　　班 級(jí) 09電子A 班 </p><p>　　起 訖 日 期 2012.11.8－20012.12.20 </p><p>　　指導(dǎo)教師 </p><p><b>　　摘要 </b></p>&

3、lt;p>　　頻率計(jì)的主要功能是準(zhǔn)確測(cè)量出待測(cè)頻率的頻率、周期、脈寬及占空比。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法(高頻)，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是

4、間接測(cè)頻法，如周期測(cè)頻法（低頻）。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本設(shè)計(jì)中分別以圖形設(shè)計(jì)方法為主和VHDL語言為主的兩種形式進(jìn)行設(shè)計(jì)。</p><p>　　在這次設(shè)計(jì)過程中，我們?cè)O(shè)計(jì)了兩套測(cè)量頻率計(jì)的方案。下面分別闡述。第一種方案，主要是通過一個(gè)計(jì)數(shù)器，在1秒時(shí)間內(nèi)，當(dāng)有待測(cè)信號(hào)上升沿產(chǎn)生時(shí)，開始計(jì)數(shù)。最后送到顯示模塊顯示。而占空比，則是通過分別計(jì)算高電平時(shí)間和低電平時(shí)間，

5、從而得到占空比數(shù)值。應(yīng)該說這種方法，更接近于測(cè)頻法的思想。通過實(shí)驗(yàn)的檢測(cè)，發(fā)現(xiàn)與實(shí)驗(yàn)儀器（信號(hào)發(fā)生器）的最大誤差只有±1，所以，在測(cè)量頻率不是特別大的范圍內(nèi)，這種設(shè)計(jì)方案，筆者認(rèn)為應(yīng)該可以接受。而第二種方案，則是對(duì)于不同大小的頻率，通過測(cè)頻法和測(cè)周法，進(jìn)行選擇輸出頻率值大小。</p><p><b>　　課程設(shè)計(jì)的設(shè)計(jì)要求</b></p><p>　　1、任

6、務(wù)與要求 設(shè)計(jì)一個(gè)具有如下功能的簡(jiǎn)易頻率計(jì)。</p><p><b>　?。?）基本要求：</b></p><p>　　a．被測(cè)信號(hào)的頻率范圍為1～20kHz，用4 位數(shù)碼管顯示數(shù)據(jù)。</p><p>　　b．測(cè)量結(jié)果分別用十進(jìn)制和十六進(jìn)制數(shù)值顯示。</p><p>　　c．被測(cè)信號(hào)可以是正弦波、三角波、方波，幅

7、值1～3V 不等。</p><p>　　d．具有超量程警告（可以用LED 燈顯示，也可以用蜂鳴器報(bào)警）。</p><p>　　e．當(dāng)測(cè)量脈沖信號(hào)時(shí)，能顯示其占空比（精度誤差不大于1%）。</p><p><b>　?。?）發(fā)揮部分</b></p><p>　　a．修改設(shè)計(jì)，實(shí)現(xiàn)自動(dòng)切換量程。</p><

8、;p>　　b．構(gòu)思方案，使整形時(shí)，跳變閾值自動(dòng)進(jìn)行調(diào)節(jié)，以實(shí)現(xiàn)擴(kuò)寬被測(cè)信號(hào)的幅值范圍。</p><p><b>　　c．其它。</b></p><p><b>　　設(shè)計(jì)方案</b></p><p>　　方案1：采用fpga開發(fā)板實(shí)現(xiàn)。</p><p>　　該課程設(shè)計(jì)要求測(cè)頻的范圍是1~20KH

9、Z，可分1~9999HZ和10.00~20.00KHZ兩個(gè)量程。將1HZ CLK信號(hào)二分頻，取分頻后信號(hào)的高電平作為測(cè)頻的1S閘門信號(hào)，測(cè)量結(jié)果有5位，當(dāng)結(jié)果小于9999HZ時(shí)選擇低四位由數(shù)碼管顯示輸出，大于9999HZ且小于20KHZ時(shí)，選擇高四位輸出。通過選擇高四位或低四位來實(shí)現(xiàn)量程的轉(zhuǎn)換。</p><p>　　此方案的特點(diǎn)是實(shí)現(xiàn)方法簡(jiǎn)單，適合小范圍的頻率測(cè)量，但測(cè)頻范圍較大時(shí)，實(shí)現(xiàn)起來，測(cè)量速度較慢，還會(huì)造

10、成所用元器件的浪費(fèi)。</p><p><b>　　原理方框圖如下：</b></p><p>　　方案2：采用單片機(jī)進(jìn)行測(cè)頻控制。</p><p>　　單片機(jī)技術(shù)比較成熟，功能也比較強(qiáng)大，被測(cè)信號(hào)經(jīng)放大整形后送入測(cè)頻電路，由單片機(jī)對(duì)測(cè)頻電路的輸出信號(hào)進(jìn)行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。</p><p>　　原理方框圖如

11、下所示：</p><p><b>　　待測(cè)信號(hào)</b></p><p>　　采用這種方案，優(yōu)點(diǎn)是依賴成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低，缺點(diǎn)是顯而易見的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做得很高，使得測(cè)量精度大大降低。</p><p>

12、;　　比較兩方案可知：對(duì)于本設(shè)計(jì)，方案1較方案2簡(jiǎn)單，采用現(xiàn)場(chǎng)可編程門陣列(FPGA)為控制核心，利用VHDL語言編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。</p><p>　　綜合上述分析，方案1為本設(shè)計(jì)測(cè)量部分最佳選擇方案。</p><p><b>

13、;　　單元電路設(shè)計(jì)</b></p><p>　　一·整形放大電路 原理圖</p><p>　　這一部分，當(dāng)被測(cè)信號(hào)幅值為1～3V 不等時(shí)，通過兩級(jí)運(yùn)放，將信號(hào)電壓放大到電路所需的電壓值。后面再通過斯密特觸發(fā)器，把被測(cè)信號(hào)正弦波，三角波整形為方波。</p><p>　　通過對(duì)《模擬電子技術(shù)》的學(xué)習(xí)，知道對(duì)于上面的一級(jí)運(yùn)放，電壓放大的倍數(shù)為Au

14、=1+R2/R1。如果1V的電壓值輸入都可以，那么1V以上的一定都行。所以，本次設(shè)計(jì)，兩級(jí)運(yùn)放的放大倍數(shù)分別為2,3.這樣已經(jīng)可以滿足實(shí)驗(yàn)的要求。所以，圖中R1=R2=R4=1K,R3=2K。這是其PCB版圖：</p><p>　　下面開始介紹頻率計(jì)的核心部分。這一部分，是通過FPGA設(shè)計(jì)。</p><p><b>　　二·時(shí)鐘發(fā)生器</b></p&g

15、t;<p>　　通過對(duì)50MHZ的晶振時(shí)鐘進(jìn)行50M的分頻，等到一個(gè)1HZ信號(hào)。再通過此信號(hào)，通過2分頻，得到一個(gè)0.5HZ的信號(hào),從而得到高電平為1秒的閘門控制信號(hào)en來控制計(jì)數(shù)器的計(jì)數(shù)時(shí)間.再通過對(duì)en求反,等到鎖存信號(hào)load.而清零信號(hào)clr則通過en與1HZ信號(hào)共同產(chǎn)生. 同時(shí)對(duì)50MHZ信號(hào)進(jìn)行500分頻,一個(gè)兩位的std_logic_vector（1 downto 0）信號(hào)在分頻信號(hào)的驅(qū)動(dòng)下不斷加‘1’，等

16、到“00”、“01”、“10”、“11”四種片選信號(hào)，對(duì)應(yīng)4個(gè)數(shù)碼管，從而驅(qū)動(dòng)數(shù)碼管的動(dòng)態(tài)掃描顯示 。 </p><p><b>　　仿真圖如下：</b></p><p>　　Clk0周期產(chǎn)生時(shí)，由于clr為有效信號(hào)，使得pian不產(chǎn)生信號(hào)。導(dǎo)致后面的動(dòng)態(tài)掃描不進(jìn)行。即清零。</p><p>　　由于該模塊涉及到計(jì)數(shù)值25000000，數(shù)值較大

17、，不便仿真。但經(jīng)過實(shí)驗(yàn)檢測(cè)，證明該模塊設(shè)計(jì)達(dá)到要求。</p><p><b>　　三·信號(hào)輸入器</b></p><p>　　通過對(duì)50MHZ信號(hào)進(jìn)行不同的2的n次方分頻，得到781250HZ，195313HZ，24HZ這三個(gè)內(nèi)部自測(cè)信號(hào)，以檢測(cè)頻率計(jì)是夠正常。通過按鍵key1，key2，key3來選擇三個(gè)中的一個(gè)信號(hào)輸入以對(duì)頻率計(jì)進(jìn)行自檢。而信號(hào)輸入器的默

18、認(rèn)情況是輸入外部待測(cè)信號(hào)。由于使用if---elsif語句，三個(gè)按鍵中，優(yōu)先級(jí)最高的是key1，然后是key2，最后是key3。</p><p>　　由于cin要輸入50MHz的頻率信號(hào)，且對(duì)50MHz還要進(jìn)行分頻，但在現(xiàn)有的Quartus9.0中，仿真實(shí)現(xiàn)不了這一要求，所以這個(gè)仿真圖就沒辦法做出來。實(shí)驗(yàn)已驗(yàn)證，當(dāng)cin接入50MHz的頻率信號(hào)時(shí)，K1有效時(shí)，clkout輸出24Hz信號(hào)；當(dāng)K2有效而K1無效時(shí)，

19、clkout輸出195313Hz;當(dāng)僅有K3有效時(shí)，clkout輸出781250Hz;當(dāng)K1K2K3都為低電平無效信號(hào)時(shí)，clkout輸出為P端口的待測(cè)信號(hào)。PP端口一直輸出24Hz，用于檢測(cè)內(nèi)部的工作狀態(tài)。P端口用于接入待測(cè)信號(hào)。</p><p><b>　　四·計(jì)數(shù)器 </b></p><p>　　根據(jù)在時(shí)基有效時(shí)間內(nèi)的計(jì)數(shù)值進(jìn)行判斷，計(jì)數(shù)器可以直接定義

20、成8個(gè)std_logic_vector(3 downto 0)的32位信號(hào)，在待測(cè)時(shí)鐘上升沿到來的時(shí)候，使用語句“計(jì)數(shù)器<=計(jì)數(shù)器+1；”，當(dāng)信號(hào)的值小于“1001”時(shí)，信號(hào)就不斷自增；當(dāng)信號(hào)大于或等于“1001”時(shí)，就歸零。由于if語句的特性，使得到一個(gè)二進(jìn)制顯示的十進(jìn)制計(jì)數(shù)器，對(duì)于后續(xù)的顯示代碼轉(zhuǎn)換也是十分的方便。 當(dāng)高4位不全為零時(shí)，產(chǎn)生一個(gè)信號(hào)來點(diǎn)亮板上的led燈，告訴使用者待測(cè)頻率已經(jīng)超過9999hz，需要翻頁(yè)才能看到結(jié)

21、果的高4位數(shù)據(jù)。 同時(shí)通過一個(gè)按鍵key5，產(chǎn)生一個(gè)高低4位傳送切換信號(hào)。當(dāng)key5信號(hào)為0時(shí)，送低4位到譯碼顯示電路；當(dāng)key5信號(hào)為1時(shí)，送高四位到譯碼顯示電路。默認(rèn)情況下是送低4位到譯碼顯示電路。這樣就可以通過按鍵來實(shí)現(xiàn)高低四位的換頁(yè)顯示了。Key5也同時(shí)控制著小數(shù)點(diǎn)的顯示與否，若小數(shù)點(diǎn)點(diǎn)亮，則表示切換到高位成功，否則，仍然顯示低位。</p><p><b>　　仿真圖如下：</b>&

22、lt;/p><p>　　當(dāng)clkin上升沿到來時(shí)，且clr0為低電平（無效信號(hào)），do為有效信號(hào)（高電平）時(shí)，開始計(jì)數(shù)clkin的上升沿個(gè)數(shù)。如圖所示，在do為高電平范圍內(nèi)，clkin有7個(gè)上升沿產(chǎn)生,d1計(jì)數(shù)，并且最終顯示為7.當(dāng)clrO產(chǎn)生為有效信號(hào)（高電平），d1d2d3d4清零。圖中，K為翻頁(yè)信號(hào)，dian為高4位的標(biāo)記，跟隨K翻頁(yè)信號(hào)變化。Biao信號(hào)為指示數(shù)字顯示是否超過4位數(shù)碼管。當(dāng)biao為有效信號(hào)時(shí)

23、，即提示需要進(jìn)行高4位的翻頁(yè)顯示。</p><p>　　下圖顯示dian信號(hào)跟隨K信號(hào)變化。證明當(dāng)K翻頁(yè)信號(hào)產(chǎn)生時(shí)，數(shù)碼管上的小數(shù)點(diǎn)會(huì)提示，設(shè)計(jì)無誤。</p><p><b>　　五·顯示譯碼電路 </b></p><p>　　首先對(duì)前面各部分送來的將要顯示的部分進(jìn)行鎖存。默認(rèn)情況下是鎖存計(jì)數(shù)器產(chǎn)生的頻率數(shù)。通過按鍵key4可以切換到

24、鎖存占空比數(shù)據(jù)。當(dāng)鎖存信號(hào)load的上升沿到來時(shí)，就進(jìn)行鎖存操作。然后根據(jù)pian片選信號(hào)產(chǎn)生的“00”，“01”，“10”，“11”四種信號(hào)對(duì)輸入的信號(hào)進(jìn)行選擇操作，同時(shí)也選通相應(yīng)的數(shù)碼管的位選。最后對(duì)數(shù)據(jù)進(jìn)行數(shù)碼管顯示碼的譯碼，把小數(shù)點(diǎn)及l(fā)ed燈的信號(hào)連同數(shù)碼管輸出碼一同輸出到外部相應(yīng)的端口。</p><p><b>　　仿真圖如下圖所示：</b></p><p>

25、;　　如上圖所示，PX為掃描信號(hào)，其變化由時(shí)鐘發(fā)生器給出，使其變化為00,01,10,11，如用十進(jìn)制顯示，即為0,1,2,3。當(dāng)suo上升沿產(chǎn)生時(shí)，且KK4=1（顯示頻率），顯示部分qout即有規(guī)律的從9，8，7，6變化。至于這4個(gè)數(shù)字顯示的位置，則由qcom決定。顯然，動(dòng)態(tài)掃描利用了人眼的余暉效應(yīng)，才使得看上去，4個(gè)數(shù)碼管都同時(shí)顯示數(shù)字。</p><p>　　當(dāng)suo上升沿產(chǎn)生時(shí)，且KK4=0（顯示占空比），

26、顯示部分qout即有規(guī)律的從0，0，2，3變化。即表示此時(shí)占空比為32%(t2為高位)。前面兩個(gè)數(shù)碼管不用。</p><p>　　可見，顯示部分的設(shè)計(jì)符合我們的要求。通過對(duì)KK4的控制，選擇顯示頻率，占空比。</p><p><b>　　六·分頻模塊</b></p><p>　　對(duì)50MHz的原始信號(hào)進(jìn)行分頻，產(chǎn)生50Hz的掃描信號(hào)，

27、用于寄存器。筆者認(rèn)為，其實(shí)，這就是一個(gè)計(jì)數(shù)器。當(dāng)達(dá)到設(shè)定的一個(gè)數(shù)值時(shí)，產(chǎn)生對(duì)應(yīng)信號(hào)的跳變，從而達(dá)到分頻效果。</p><p>　　該仿真圖由于涉及到50MHz的頻率，在現(xiàn)有的仿真軟件上，不能做到。但通過實(shí)驗(yàn)驗(yàn)證，這一模塊是正確的，達(dá)到我們所期望的結(jié)果。</p><p><b>　　七·寄存器模塊</b></p><p>　　為了防止顯

28、示數(shù)字的跳動(dòng)，我們?cè)O(shè)置了寄存器模塊，使顯示的數(shù)字趨于穩(wěn)定。</p><p><b>　　仿真圖如下：</b></p><p>　　如圖所示，當(dāng)clk上升沿產(chǎn)生時(shí)，dout1跟隨din1變化，dout2跟隨din2變化。</p><p><b>　　八·占空比模塊</b></p><p>　

29、　占空比測(cè)量電路,以50MHZ信號(hào)作為計(jì)數(shù)的頻率基準(zhǔn)。當(dāng)待測(cè)信號(hào)為高電平時(shí)，進(jìn)行計(jì)數(shù)，得到值x；當(dāng)待測(cè)信號(hào)為低電平時(shí)，進(jìn)行計(jì)數(shù)，得到值y。 再通過公式z=x*100/(x+y) 得到占空比的整數(shù)形式。 再通過u1=z rem 10，得到個(gè)位數(shù)字；通過u10=z/10 ，得到十位數(shù)字。 最后通過case語句進(jìn)行譯碼，得到相應(yīng)的數(shù)碼管顯示代碼。然后鎖存到譯碼顯示電路，等待后續(xù)的顯示操作。 由于此處用到除法以及求余運(yùn)算，將會(huì)耗費(fèi)不少的片內(nèi)資源

30、。</p><p><b>　　仿真圖如下：</b></p><p>　　應(yīng)該說，clkche端口接入基準(zhǔn)信號(hào)（該硬件開發(fā)板為50MHz），clkshu接入待測(cè)信號(hào)，t1顯示個(gè)位數(shù)字，t2顯示十位數(shù)字。由于t2顯示12，根據(jù)譯碼模塊，應(yīng)該顯示—。通過硬件驗(yàn)證，數(shù)碼管顯示—7正如上面分析。當(dāng)新的有效測(cè)量周期產(chǎn)生時(shí)，仿真顯示80.其含義為占空比為80%。通過實(shí)驗(yàn)硬件驗(yàn)證，

31、正確。</p><p><b>　　整體原理圖</b></p><p>　　備注：硬件采用的是ASK2CB開發(fā)板，所使用的核心芯片為CycloneII EP2C8Q208C8N.</p><p><b>　　引腳分配</b></p><p><b>　　硬件驗(yàn)證</b><

32、;/p><p>　　頻率測(cè)量（輸入波形為方波）</p><p><b>　　總結(jié)</b></p><p>　　這次課程設(shè)計(jì)，學(xué)到了許多東西。應(yīng)該說，通過這次課程設(shè)計(jì)，讓我重新熟悉Quartus的使用和自己買來的FPGA開發(fā)板。這次課程設(shè)計(jì)，完成的設(shè)計(jì)內(nèi)容有，設(shè)計(jì)的頻率計(jì)，可以測(cè)試0~99999999Hz的方波頻率信號(hào)，并且是通過4個(gè)數(shù)碼管進(jìn)行十進(jìn)制

33、顯示。當(dāng)頻率超過9999Hz時(shí)候，會(huì)有LED燈的提示。這個(gè)頻率計(jì)，還可以向外輸出24HZ，195313HZ,781250HZ的頻率，通過實(shí)驗(yàn)檢測(cè)，都是方波信號(hào)。不足之處是，沒有通過十六進(jìn)制顯示。這個(gè)筆者有嘗試的做了一下，就是通過最后的譯碼部分，改變輸出的表達(dá)形式。不過只能對(duì)于小于9999HZ的管用，大于此頻率，顯示亂碼。而且，不能夠翻頁(yè)顯示。所以，最后決定，放棄十六進(jìn)制顯示。還有一點(diǎn)就是占空比的測(cè)量。硬件顯示，測(cè)量結(jié)果處于變動(dòng)（現(xiàn)在已經(jīng)

34、可以穩(wěn)定輸出）。占空比的測(cè)量原理是分別測(cè)出待測(cè)方波信號(hào)高電平，低電平分別通過基準(zhǔn)信號(hào)周期的個(gè)數(shù)，然后計(jì)算出占空比。一開始試了很多次，后來返現(xiàn)由于馬虎，連錯(cuò)線路?，F(xiàn)在硬件可以正常顯示。有一個(gè)問題是，自做的整形放大部分，并不能工作，導(dǎo)致只能輸入方波才能顯示正確的頻率。整形放大部分，是通過把三角波還有正弦波，將其放大便于硬件</p><p>　　雖然這次課程設(shè)計(jì)，并不能完全完成，但收獲頗多。最重要的一點(diǎn)是，讓我所學(xué)的知

35、識(shí)又一次通過實(shí)驗(yàn)去檢驗(yàn)，深化對(duì)知識(shí)的理解。</p><p><b>　　參考文獻(xiàn)</b></p><p><b>　　1 百度文庫(kù)資料</b></p><p>　　2 江國(guó)強(qiáng). EDA技術(shù)與與應(yīng)用（第2版）.北京：電子工業(yè)出版社，2007年4月.</p><p>　　3 王鈿 卓興旺. 基于Veri

36、log HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì). 北京：國(guó)防工業(yè)出版社，2006年1月.</p><p>　　4 延明 張亦華. 數(shù)字電路EDA技術(shù)入門. 北京：北京郵電大學(xué)出版社，2006年1月.</p><p>　　5 王鈿 卓興旺盛. 基于Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì). 北京：國(guó)防工業(yè)出版社，2006年1月.</p><p><b>　　備注：<

37、/b></p><p>　　以上就是在摘要里提到的第一種設(shè)計(jì)，下面將介紹第二種設(shè)計(jì)。</p><p>　　一·設(shè)計(jì)原理及具體方案</p><p>　　低頻信號(hào)的測(cè)量（測(cè)周期法1HZ—10KHZ）：所謂頻率就是在單位時(shí)間（1s）內(nèi)周期信號(hào)的變化次數(shù)。若在一定時(shí)間間隔T內(nèi)測(cè)得周期信號(hào)的重復(fù)變化次數(shù)為N，則其頻率為f=N/T，據(jù)此，同樣對(duì)于低于10KHZ的

38、信號(hào)，我們采用測(cè)周期法，時(shí)標(biāo)為50MHZ,其誤差遠(yuǎn)遠(yuǎn)小于0.001，故可達(dá)到指標(biāo)要求</p><p>　　高頻信號(hào)的測(cè)量（測(cè)頻法10KHZ—99MHZ）：由于我們很難得到準(zhǔn)確的1hz頻率，故在這里我們采用等精度測(cè)量法，這樣就可以不必考慮1s信號(hào)的精確度的影響。</p><p>　　閘門時(shí)間不是固定值,而是被測(cè)信號(hào)周期的整數(shù)倍,即與被測(cè)信號(hào)同步.因此排除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生的1個(gè)周期誤差,

39、并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量.</p><p>　　在測(cè)量過程中,有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù).首先給出閘門開啟信號(hào)(預(yù)置閘門上升沿),此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù).而是等到被測(cè)信號(hào)的上升沿到來時(shí),計(jì)數(shù)器才真正開始計(jì)數(shù).然后預(yù)置閘門關(guān)閉信號(hào)(下降沿到時(shí)),計(jì)數(shù)器并不立即停止計(jì)數(shù),而是等到被測(cè)信號(hào)的上升沿到來時(shí)才開始結(jié)束計(jì)數(shù),完成一次測(cè)量過程.</p><p>　　設(shè)在一次

40、實(shí)際閘門時(shí)間t中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx,對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns, 標(biāo)準(zhǔn)信號(hào)的頻率為fs,則被測(cè)信號(hào)的頻率為fx= fs。由推斷(此處省略)得測(cè)量頻率的相對(duì)誤差 = </p><p>　　由上式可看出測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無關(guān),僅與閘門時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān).閘門時(shí)間越長(zhǎng),標(biāo)準(zhǔn)頻率越高測(cè)頻的相對(duì)誤差就越小.標(biāo)準(zhǔn)頻率可由穩(wěn)定性好,精度高的高頻率晶振產(chǎn)生,在保證測(cè)量精度不變的前提下,提高標(biāo)準(zhǔn)信

41、號(hào)頻率,可使閘門時(shí)間縮短,即提高測(cè)試速度.可實(shí)現(xiàn)</p><p><b>　　二·波形整形電路</b></p><p>　　為了能測(cè)量不同電平值與波形的周期信號(hào)的頻率，必須對(duì)被測(cè)信號(hào)進(jìn)行放大與整形處理，使之成為能被計(jì)數(shù)器有效識(shí)別的脈沖信號(hào)。信號(hào)放大與波形整形電路的作用即在于此</p><p><b>　　三·程序原

42、理圖 </b></p><p>　　四·主要各個(gè)模塊的介紹</p><p><b>　　分頻模塊</b></p><p>　　因?yàn)殡娔X資源限制，所以筆者認(rèn)為，為了能夠更清楚看到上訴模塊的仿真功能，建議把上面的計(jì)數(shù)數(shù)值2500改小為25，這樣易于仿真截圖，但其道理和2500沒有區(qū)別。仿真如下：</p><

43、p>　　可見，當(dāng)clk_in每25個(gè)下降沿產(chǎn)生時(shí)，clk_out就會(huì)產(chǎn)生邊沿跳變。這樣，clk-out的周期是clk_in周期的50倍。周期大頻率小，即當(dāng)clk_in每2500個(gè)跳變沿產(chǎn)生時(shí)，clk-in的頻率為clk-out的5000倍。Clk-in為50MHz,clk-out為10KHz.</p><p>　　同理;下面的這個(gè)模塊功能與上述類似：當(dāng)接50MHz輸入時(shí)，產(chǎn)生1Hz.</p>

44、<p>　　下面的這個(gè)模塊功能與上述類似：當(dāng)接50MHz輸入時(shí)，產(chǎn)生50Hz.</p><p><b>　　仿真圖如下：</b></p><p>　　由上圖可以看出：當(dāng)m=0,clkout的波形和clk0的一樣；當(dāng)m=1,clkout的波形和clkx一樣。</p><p><b>　　寄存器模塊</b></

45、p><p><b>　　仿真圖：</b></p><p>　　當(dāng)clk上升沿產(chǎn)生時(shí)，dout跟隨din變化而變化。該模塊實(shí)現(xiàn)寄存器功能。</p><p><b>　　除法模塊</b></p><p>　　設(shè)置這一模塊，是為了提高測(cè)量的準(zhǔn)確度。將測(cè)量到的數(shù)值，由于數(shù)值太小，通過擴(kuò)大一定的倍數(shù)，使模塊能夠接

46、受，最后輸出時(shí)在縮小同樣的倍數(shù)，從而輸出原來的數(shù)值。</p><p><b>　　譯碼模塊</b></p><p><b>　　仿真圖如下：</b></p><p>　　第一行為輸入的數(shù)字，下面一行對(duì)應(yīng)數(shù)碼管中顯示的數(shù)字，即從左到右對(duì)應(yīng)abcdefg，這是共陽(yáng)極數(shù)碼管。當(dāng)數(shù)碼管中對(duì)應(yīng)的二極管為0時(shí)，即點(diǎn)亮。</p&g

47、t;<p>　　當(dāng)?shù)谝恍袨?0到15時(shí)，顯示為—。即不顯示對(duì)應(yīng)的符號(hào)。</p><p><b>　　動(dòng)態(tài)掃描模塊</b></p><p><b>　　仿真圖如下：</b></p><p>　　當(dāng)sel有規(guī)律的變化時(shí)，enf跟隨變化。enf中0的位置，即顯示的數(shù)碼管位置。</p><p>

48、;<b>　　亮燈提示模塊</b></p><p><b>　　仿真圖如下：</b></p><p>　　由上圖可以看出，當(dāng)s=0時(shí)，不論k怎樣變化，輸出端口a=0，b=0,c=1;當(dāng)s=1時(shí)，k=1時(shí)，a=1,b=0,c=0;k=0時(shí)，a=0,b=1,c=0.這一部分，提示對(duì)應(yīng)輸出的含義。</p><p>　　五

49、3;安裝與調(diào)試過程 </p><p>　　設(shè)計(jì)好以上每個(gè)模塊的電路后便可畫出整個(gè)數(shù)字頻率計(jì)的電路圖，然后列出所需要的元器件清單。拿到元器件按照整體電路圖安裝好數(shù)字頻率及的電路后，進(jìn)行調(diào)試，首先分模塊進(jìn)行調(diào)試，在每個(gè)模塊調(diào)試正確后，不規(guī)則進(jìn)行聯(lián)調(diào)。因?yàn)檎麄€(gè)電路的分析是瞬態(tài)分析，故總體電路的分析需要較長(zhǎng)時(shí)間。</p><p><b>　　六·結(jié)果分析</b>&l

50、t;/p><p>　　1)測(cè)量頻率范圍0.4～1.9MHz,3.3V以上胡信號(hào)可測(cè)至100MHZ的頻率；</p><p>　　2)最大讀數(shù)99999999HZ,閘門信號(hào)的采樣時(shí)間為1s左右；.</p><p>　　3)被測(cè)信號(hào)可以是正弦波、三角波和方波；</p><p>　　4)顯示方式為8位十進(jìn)制數(shù)顯示，可顯示小數(shù)點(diǎn)后面4位；</p>

51、;<p>　　5)滿足基本要求輸入為0.5V到5V,信號(hào)最大幅值可擴(kuò)展。</p><p>　　6）占空比，周期，頻率，均滿足要求，各個(gè)測(cè)量誤差小于+-0.1%。</p><p><b>　　七·參考文獻(xiàn)：</b></p><p>　　1、百度文庫(kù)資料 2、以前參加電子設(shè)計(jì)大賽所做的頻率計(jì)資料 3、EDA課本<

52、;/p><p><b>　　附錄</b></p><p><b>　　時(shí)鐘發(fā)生器</b></p><p>　　library ieee; </p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_ar

53、ith.all;</p><p>　　use ieee.std_logic_unsigned.all; </p><p>　　entity clock is</p><p>　　port(clk0:in std_logic; </p><p>　　load,en,clr:out std_logic; </p>

54、<p>　　pian:buffer std_logic_vector(1 downto 0) </p><p><b>　　);</b></p><p>　　end entity clock; </p><p>　　architecture run of clock is</p><p>　　signal

55、en1,en2,en3:std_logic;</p><p><b>　　begin </b></p><p>　　onehz:process(clk0) --產(chǎn)生1HZ信號(hào) </p><p>　　variable cnt:integer range 0 to 50000000; </p><p>　　vari

56、able x:std_logic; </p><p><b>　　begin</b></p><p>　　if(clk0'event and clk0='1') then </p><p>　　if(cnt<24999999) then </p><p>　　cnt:=cnt+1

57、; </p><p>　　else cnt:=0; x:=not x; </p><p><b>　　end if; </b></p><p><b>　　en1<=x; </b></p><p><b>　　end if;</b></p><

58、;p>　　end process onehz; </p><p>　　zreo5hz:process(en1) --產(chǎn)生0.5HZ信號(hào) </p><p><b>　　begin</b></p><p>　　if(en1'event and en1='1') then </p><p&g

59、t;　　en2<=not en2;</p><p><b>　　end if;</b></p><p><b>　　en<=en2;</b></p><p>　　end process;</p><p>　　locks:process(en2) --對(duì)en信號(hào)進(jìn)行取反，得到鎖存信號(hào)loa

60、d </p><p><b>　　begin </b></p><p>　　load<=not en2;</p><p>　　end process; </p><p>　　clr1:process(en1,en2) --由en信號(hào)與1HZ信號(hào)共同產(chǎn)生清零信號(hào)clr </p><p>&l

61、t;b>　　begin</b></p><p>　　if(en1='0'and en2='0') then</p><p><b>　　clr<='1';</b></p><p>　　else clr<='0';</p><p>

62、;<b>　　end if; </b></p><p>　　end process;</p><p>　　onekhz:process(clk0) --對(duì)50MHZ信號(hào)進(jìn)行500分頻</p><p>　　variable cnt1:integer range 0 to 50000000;</p><p>　　varia

63、ble x1:std_logic;</p><p><b>　　begin </b></p><p>　　if(clk0'event and clk0='1') then </p><p>　　if(cnt1<500) then</p><p>　　cnt1:=cnt1+1;</p&g

64、t;<p>　　else cnt1:=0; x1:=not x1;</p><p><b>　　end if; </b></p><p><b>　　en3<=x1; </b></p><p><b>　　end if;</b></p><p>　　en

65、d process; </p><p>　　pianx:process(en3) --由500分頻信號(hào)得到片選信號(hào)</p><p><b>　　begin</b></p><p>　　if(en3'event and en3='1') then</p><p>　　pian<=pian+1

66、;</p><p><b>　　end if; </b></p><p>　　end process;</p><p>　　end architecture run;</p><p><b>　　信號(hào)輸入端</b></p><p>　　library ieee; </p

67、><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity fenpin is port(cin,k1,k2,k3,p:in std_l

68、ogic;</p><p>　　clkout,pp:out std_logic ); </p><p>　　end entity fenpin;</p><p>　　architecture run3 of fenpin is</p><p>　　signal temp:std_logic_vector(50 downto 0); &l

69、t;/p><p><b>　　begin</b></p><p>　　c:process(cin)--對(duì)50Mhz進(jìn)行2的n次方分頻 </p><p><b>　　begin</b></p><p>　　if(cin'event and cin='1') then </p&

70、gt;<p>　　temp<=temp+1;</p><p><b>　　end if; </b></p><p>　　end process; </p><p>　　d:process(p,k1,k2,k3) </p><p><b>　　begin</b></p>

71、<p>　　if(k1='0') then</p><p>　　clkout<=temp(20); --得到24HZ信號(hào),k1=0</p><p>　　elsif(k2='0') then </p><p>　　clkout<=temp(7); --得到195313HZ信號(hào),k1k2=10</p&g

72、t;<p>　　elsif(k3='0') then</p><p>　　clkout<=temp(5); --得到781250HZ信號(hào),k1k2k3=110</p><p>　　else clkout<=p; --默認(rèn)情況下檢測(cè)外部信號(hào),k1k2k3=111</p><p><b>　　end if

73、;</b></p><p>　　end process; </p><p>　　pp<=temp(20); --向外輸出一個(gè)24HZ的頻率，可供自身測(cè)試使用 </p><p>　　end architecture run3;</p><p><b>　　計(jì)數(shù)器模塊</b></p>&l

74、t;p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all; </p><p>　　use ieee.std_logic_unsigned.all; </p><p>　　entity counter

75、is</p><p>　　port(clkin,clr0,do,k:in std_logic;</p><p>　　biao,dian:out std_logic;</p><p>　　d1,d2,d3,d4:out std_logic_vector(3 downto 0) );</p><p>　　end entity counter;&

76、lt;/p><p>　　architecture run1 of counter is</p><p><b>　　begin </b></p><p>　　a:process(clkin)</p><p>　　variable a1,a2,a3,a4,a5,a6,a7,a8:std_logic_vector(3 downt

77、o 0);</p><p><b>　　begin </b></p><p>　　if(clkin'event and clkin='1') then –1 32位寬的信號(hào)進(jìn)行加1計(jì)算，得到頻率值 a8a7a6a5a4a3a2a1</p><p>　　if(do='1') then --11

78、 最低位</p><p>　　if(a1<"1001") then a1:=a1+1;</p><p>　　else a1:="0000"; </p><p>　　if(a2<"1001") then a2:=a2+1; </p><p>　　else a2:=&q

79、uot;0000"; </p><p>　　if(a3<"1001") then a3:=a3+1; </p><p>　　else a3:="0000"; </p><p>　　if(a4<"1001") then a4:=a4+1; </p><p>　　e

80、lse a4:="0000";</p><p>　　if(a5<"1001") then a5:=a5+1;</p><p>　　else a5:="0000"; </p><p>　　if(a6<"1001") then a6:=a6+1; else a6:=

81、"0000"; </p><p>　　if(a7<"1001") then a7:=a7+1; else a7:="0000"; if(a8<"1001") then --最高位</p><p><b>

82、;　　a8:=a8+1;</b></p><p>　　else a8:="0000";</p><p>　　end if;end if; end if; </p><p>　　end if; end if; end if;end if; end if; end if; --11</p>&

83、lt;p>　　if(clr0='1') then --12 清零信號(hào)有效時(shí)，對(duì)32位寬信號(hào)進(jìn)行清零，為下一次計(jì)數(shù)做好準(zhǔn)備 </p><p>　　a1:="0000"; a2:="0000"; a3:="0000";</p><p>　　a4:="0000"; a5:=&quo

84、t;0000"; a6:="0000";</p><p>　　a7:="0000"; a8:="0000";</p><p>　　end if; --12</p><p>　　end if; --1</p><p>　　if(a5/=&quo

85、t;0000") or (a6/="0000") or (a7/="0000")or (a8/="0000")then --2 </p><p>　　biao<='1'; --待測(cè)信號(hào)是否超出9999HZ的判斷，從而產(chǎn)生高位翻頁(yè)提醒信號(hào)</p><p>　　else biao

86、<='0'; end if; --2</p><p>　　if(k='0') then --3高低4位翻頁(yè)切換信號(hào)的產(chǎn)生與執(zhí)行</p><p>　　d4<=a8; d3<=a7; d2<=a6;d1<=a5; </p><p>　　dian<='0'; </p>

87、<p><b>　　else </b></p><p>　　d4<=a4;d3<=a3;d2<=a2;d1<=a1;</p><p>　　dian<='1'; </p><p>　　end if; --3 </p><p>　　end p

88、rocess;</p><p>　　end architecture run1;</p><p><b>　　譯碼顯示電路</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.s

89、td_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity ldisp is</p><p>　　port(suo,dian1,biao1,kk4:in std_logic;</p><p>　　px:in std_logic_vector(1

90、 downto 0);</p><p>　　i1,i2,i3,i4,tt1,tt2:in std_logic_vector(3 downto 0);</p><p>　　qout:out std_logic_vector(6 downto 0);</p><p>　　qcom:out std_logic_vector(3 downto 0); </p>

91、<p>　　dianout,biaoout:out std_logic ); </p><p>　　end entity ldisp; </p><p>　　architecture run2 of ldisp is</p><p>　　signal e:std_logic_vector(3 downto 0);</p><p&g

92、t;　　signal c5,c6:std_logic;</p><p><b>　　begin</b></p><p>　　l:process(px) --對(duì)各種信號(hào)進(jìn)行鎖存a</p><p>　　variable c1,c2,c3,c4: std_logic_vector(3 downto 0);</p><p>&

93、lt;b>　　begin</b></p><p>　　if( suo'event and suo='1') then </p><p>　　if(kk4='0') then --kk4=0,顯示占空比 c1:=tt1;</p><p>　　c2:=tt2; c3:="0000"

94、;; c4:="0000";</p><p><b>　　else</b></p><p>　　c1:=i1; c2:=i2; c3:=i3; c4:=i4; </p><p>　　c5<=dian1; c6<=biao1;</p><p><b>　　end if;

95、</b></p><p><b>　　end if;</b></p><p>　　case px is --根據(jù)位選信號(hào)進(jìn)行數(shù)據(jù)選擇和位選信號(hào)的選擇 </p><p>　　when"00"=>e<=c1;qcom<="0111";</p><p>

96、　　when"01"=>e<=c2;qcom<="1011";</p><p>　　when"10"=>e<=c3;qcom<="1101";</p><p>　　when "11"=>e<=c4;qcom<="1110&quo

97、t;;</p><p>　　when others=>e<="1111";qcom<="1111";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　y:process(e) --數(shù)

98、碼管顯示代碼譯碼</p><p><b>　　begin</b></p><p><b>　　case e is</b></p><p>　　when "0000" => qout<="0000001";--0</p><p>　　when &qu

99、ot;0001" => qout<="1001111";--1</p><p>　　when "0010" => qout<="0010010";--2</p><p>　　when "0011" => qout<="0000110";--3&l

100、t;/p><p>　　when "0100" => qout<="1001100"; --4</p><p>　　when "0101" => qout<="0100100";--5</p><p>　　when "0110" => qout

101、<="0100000";--6</p><p>　　when "0111" => qout<="0001111";--7</p><p>　　when "1000" => qout<="0000000";--8</p><p>　　whe

102、n "1001" => qout<="0000100";--9</p><p>　　when others => qout<="1111110";</p><p><b>　　end case;</b></p><p>　　dianout<=c5; --

103、小數(shù)點(diǎn)及l(fā)ed燈信號(hào)輸出</p><p>　　biaoout<=c6;</p><p>　　end process; </p><p>　　end architecture run2;</p><p><b>　　分頻模塊</b></p><p>　　library ieee;</p&

104、gt;<p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity fenpin2 is</p><p>　　port(clk_in:in std_logic;</p><p>　　clk_out:ou

105、t std_logic);</p><p><b>　　end;</b></p><p>　　architecture arc of fenpin2 is</p><p>　　signal number:integer range 0 to 500000; --50Hz</p><p>　　signal current_

106、clk: std_logic;</p><p><b>　　begin </b></p><p>　　clk_out<=current_clk;</p><p>　　process(clk_in)</p><p><b>　　begin</b></p><p>　　i

107、f clk_in'event and clk_in='0' then</p><p>　　if number<500000 then </p><p>　　number<=number+1;</p><p>　　else number<=0;</p><p>　　current_clk<=not

108、 current_clk;--shuchushizhongxinhao</p><p>　　end if; end if; end process; end arc;</p><p><b>　　寄存器模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_

109、1164.all;</p><p>　　entity reg2 is</p><p>　　port(clk:in std_logic;</p><p>　　din1:in std_logic_vector(3 downto 0);</p><p>　　din2:in std_logic_vector(3 downto 0);</p>

110、;<p>　　dout1:out std_logic_vector(3 downto 0);</p><p>　　dout2:out std_logic_vector(3 downto 0));</p><p><b>　　end;</b></p><p>　　architecture arc of reg2 is</p&g

111、t;<p>　　begin process(clk)</p><p><b>　　begin</b></p><p>　　if(clk'event and clk='1') then</p><p>　　dout1<=din1; dout2<=din2;</p><p&g

112、t;　　end if; end process; end arc;</p><p><b>　　占空比模塊</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;

113、</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity zhankong is</p><p>　　port(clkshu,clkche: in std_logic;</p><p>　　t1,t2:out std_logic_vector(3 downto 0) );<

114、/p><p>　　end entity zhankong;</p><p>　　architecture run5 of zhankong is</p><p>　　signal x1,y1:integer range 0 to 50000000;</p><p>　　signal z:integer range 0 to 100; </p

115、><p>　　signal zo:std_logic_vector(7 downto 0); </p><p><b>　　begin</b></p><p>　　q:process(clkshu) --以50Mhz為頻率基準(zhǔn)，對(duì)待測(cè)信號(hào)高電平期間進(jìn)行計(jì)數(shù) </p><p>　　variable x,x2: integer

116、range 0 to 50000000;</p><p><b>　　begin </b></p><p>　　if(clkshu'event and clkshu='1') then </p><p>　　if(clkche='1') then x:=x+1;</p><p&

117、gt;　　elsif (x>0) then x2:=x; x1<=x2; x:=0;</p><p>　　end if; end if; end process;</p><p>　　q1:process(clkshu) --以50Mhz為頻率基準(zhǔn)，對(duì)待測(cè)信號(hào)低電平期間進(jìn)行計(jì)數(shù)</p><p>　　variable y,y2:integer ran

118、ge 0 to 50000000;</p><p><b>　　begin </b></p><p>　　if(clkshu'event and clkshu='1') then</p><p>　　if (clkche='0') then y:=y+1;</p><p>　

119、　elsif (y>0) then y2:=y; y1<=y2; y:=0; </p><p>　　end if; end if; end process; </p><p>　　q2:process(x1,y1) --求出占空比，并且通過乘以100得到整數(shù)形式 </p><p>　　variable z1:integer range 0 to

120、 100;</p><p><b>　　begin</b></p><p>　　z1:=(x1*100)/(x1+y1);</p><p><b>　　z<=z1;</b></p><p>　　end process;</p><p>　　q3:process(clks

121、hu,z) --得出個(gè)位，十位代碼</p><p>　　variable u1,u10:integer range 0 to 9;</p><p>　　variable r1,r2:std_logic_vector(3 downto 0);</p><p><b>　　begin </b></p><p>　　u1:=z

122、 rem 10; --個(gè)位 </p><p>　　u10:=z/10; --十位</p><p>　　case u1 is --個(gè)位譯碼</p><p>　　when 0=>r1:="0000";</p><p>　　when 1=>r1:="00

123、01";</p><p>　　when 2=>r1:="0010";</p><p>　　when 3=>r1:="0011"; </p><p>　　when 4=>r1:="0100"; </p><p>　　when 5=>r1:="

124、0101";</p><p>　　when 6=>r1:="0110"; </p><p>　　when 7=>r1:="0111"; </p><p>　　when 8=>r1:="1000"; </p><p>　　when 9=>r1:=&qu

125、ot;1001";</p><p>　　when others=>r1:="1111"; </p><p>　　end case; </p><p>　　case u10 is --十位譯碼</p><p>　　when 0=>r2:="0000";</p&g

126、t;<p>　　when 1=>r2:="0001"; </p><p>　　when 2=>r2:="0010"; </p><p>　　when 3=>r2:="0011"; </p><p>　　when 4=>r2:="0100"; <

127、/p><p>　　when 5=>r2:="0101"; </p><p>　　when 6=>r2:="0110";</p><p>　　when 7=>r2:="0111";</p><p>　　when 8=>r2:="1000"; &l

128、t;/p><p>　　when 9=>r2:="1001"; </p><p>　　when others=>r2:="1111"; </p><p>　　end case; </p><p>　　t1<=r1; --傳送到譯碼顯示電路 </p><p&