eda課程設(shè)計(jì)---數(shù)字頻率計(jì)

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p><b>　?。ɡ砉ゎ悾?lt;/b></p><p>　　課程名稱： EDA技術(shù) 專業(yè)班級(jí)： </p><p>　　學(xué)生學(xué)號(hào)： 學(xué)生姓名： X X </p><p>

2、;　　所屬院部： 物電學(xué)院 指導(dǎo)教師： XXX </p><p>　　20 11 ——20 12 學(xué)年 第 2 學(xué)期</p><p><b>　　目錄</b></p><p>　　1．設(shè)計(jì)目的和要求3</p><p>　　1.1 課程設(shè)計(jì)目的與要求3&l

3、t;/p><p>　　1.2 課程設(shè)計(jì)內(nèi)容4</p><p>　　1.3 設(shè)計(jì)原理4</p><p><b>　　2．儀器和設(shè)備5</b></p><p>　　2.1 MAX+PLUSI軟件介紹5</p><p>　　2.2 MAX+PLUSⅡ軟件組成6</p><p&g

4、t;<b>　　3．設(shè)計(jì)過程6</b></p><p>　　3.1設(shè)計(jì)內(nèi)容和要求6</p><p>　　3.2設(shè)計(jì)方法和開發(fā)步驟7</p><p>　　3.2.1 設(shè)計(jì)方案7</p><p>　　3.2.2實(shí)驗(yàn)步驟7</p><p><b>　　3.3設(shè)計(jì)思路7</b&

5、gt;</p><p><b>　　3.4設(shè)計(jì)難點(diǎn)8</b></p><p>　　4．設(shè)計(jì)結(jié)果與分析8</p><p><b>　　4.1實(shí)驗(yàn)結(jié)果8</b></p><p>　　4.1.1 測(cè)頻控制信號(hào)發(fā)生器8</p><p>　　4.1.2 十進(jìn)制計(jì)數(shù)器9<

6、/p><p>　　4.1.3 鎖存器9</p><p>　　4.1.4動(dòng)態(tài)掃描輸出10</p><p>　　4.1.5七段譯碼器10</p><p>　　4.1.6頂層模塊11</p><p>　　4.2 程序簡(jiǎn)要說明11</p><p>　　4.2.1 測(cè)頻控制信號(hào)發(fā)生器的結(jié)構(gòu)體VHDL

7、源程序11</p><p>　　4.2.2 十進(jìn)制加法計(jì)數(shù)器的結(jié)構(gòu)體VHDL源程序12</p><p>　　4.2.3鎖存器的結(jié)構(gòu)體VHDL源程序13</p><p>　　4.2.4 動(dòng)態(tài)掃描的結(jié)構(gòu)體VHDL源程序14</p><p>　　4.2.5 數(shù)碼管顯示的結(jié)構(gòu)體VHDL源程序14</p><p>　　

8、4.2.6 頂層模塊波形仿真16</p><p><b>　　5．實(shí)驗(yàn)小結(jié)17</b></p><p><b>　　參考文獻(xiàn)18</b></p><p><b>　　1．設(shè)計(jì)目的和要求</b></p><p>　　1.1 課程設(shè)計(jì)目的與要求</p><

9、p>　　1. 學(xué)會(huì)利用MAX+PLUSII進(jìn)行層次化設(shè)計(jì)，并進(jìn)行編譯仿真；</p><p>　　2. 掌握數(shù)字頻率計(jì)電路的設(shè)計(jì)原理；</p><p>　　3. 掌握運(yùn)用VHDL語(yǔ)言進(jìn)行系統(tǒng)設(shè)計(jì)的方法；</p><p>　　4. 輸入頂層電路圖和下層設(shè)計(jì)文件；</p><p>　　5. 利用仿真手段進(jìn)行功能調(diào)試。</p>&

10、lt;p>　　1.2 課程設(shè)計(jì)內(nèi)容</p><p>　　分析數(shù)字頻率計(jì)的功能，完成功能模塊的劃分，分別用VHDL語(yǔ)言完成底層模塊的設(shè)計(jì)和以原理圖的方法完成頂層模塊的設(shè)計(jì)，分別對(duì)各個(gè)模塊以及頂層模塊進(jìn)行仿真分析，最后在硬件開發(fā)平臺(tái)上進(jìn)行測(cè)試。</p><p><b>　　1.3 設(shè)計(jì)原理</b></p><p>　　頻率信是常用的測(cè)量?jī)x器，

11、它通過對(duì)單位時(shí)間內(nèi)的信號(hào)脈沖進(jìn)行計(jì)數(shù)，從而測(cè)量出信號(hào)的頻率。設(shè)計(jì)一個(gè)6位頻率計(jì)，可以測(cè)量1~999999Hz的信號(hào)頻率。</p><p>　　頻率計(jì)工作時(shí)，先要生產(chǎn)一個(gè)計(jì)數(shù)允許信號(hào)即閘門信號(hào)，閘門信號(hào)的寬度為單位時(shí)間，例如1s。在閘門信號(hào)有效的時(shí)間內(nèi)對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)評(píng)率。測(cè)量過程結(jié)束，需要鎖存計(jì)數(shù)值或留出一段時(shí)間顯示測(cè)量值。下一次測(cè)量前，應(yīng)該對(duì)計(jì)數(shù)器清零。頻率計(jì)閘門時(shí)序如圖1所示，閘門信號(hào)由閘門電路產(chǎn)生。

12、</p><p>　　圖1 頻率計(jì)閘門時(shí)序</p><p>　　頻率計(jì)可以分為3個(gè)部分：閘門電路、計(jì)數(shù)器和顯示電路。本實(shí)驗(yàn)中，閘門電路時(shí)鐘為2Hz，產(chǎn)生的技術(shù)周期為1s，清零周期為0.5s，4s為一個(gè)周期測(cè)量一次信號(hào)頻率。計(jì)數(shù)器由6個(gè)十進(jìn)制計(jì)數(shù)器構(gòu)成i端，受閘門電路控制。顯示電路利用實(shí)例7設(shè)計(jì)的6位掃描數(shù)碼顯示器，他的掃描時(shí)鐘可以使用1kHz或10kHz的時(shí)鐘。</p>&l

13、t;p>　　數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制發(fā)生器、計(jì)數(shù)器、鎖存器、動(dòng)態(tài)掃描輸出，其原理框圖如圖2所示：</p><p>　　圖2 數(shù)字頻率計(jì)原理框圖</p><p><b>　　2．儀器和設(shè)備</b></p><p>　　PC機(jī)，MAX+PLUSI軟件</p><p>　　2.1 MAX+PLUSI軟件介紹&

14、lt;/p><p>　　MAX+PLUSⅡ開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點(diǎn)。使用MAX+PLUSⅡ軟件，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計(jì)輸入工具，如硬件描述語(yǔ)言、原理圖等進(jìn)行輸入即可，MAX+PLUSⅡ就會(huì)自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。</p><p>　　MAX+PLUSⅡ開發(fā)系統(tǒng)具眾多特點(diǎn)，如多平臺(tái)、開放

15、的界面、模塊組合式工具軟件、與結(jié)構(gòu)無(wú)關(guān)、支持硬件描述語(yǔ)言、豐富的設(shè)計(jì)庫(kù)等。使用MAX+PLUSI軟件可以使我們?cè)谳^短的時(shí)間內(nèi)完成相應(yīng)的內(nèi)容。</p><p>　　2.2 MAX+PLUSⅡ軟件組成</p><p>　　MAX+PLUSⅡ軟件采用模塊化結(jié)構(gòu)，包括設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目校驗(yàn)和器件編程4個(gè)部分，所有這些部分都集成在一個(gè)可視化的操作環(huán)境下。</p><p>

16、;　　1、設(shè)計(jì)輸入：MAX+PLUSⅡ的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入等多種方式；</p><p>　　2、項(xiàng)目處理：設(shè)計(jì)處理的任務(wù)就是對(duì)項(xiàng)目進(jìn)行編譯，編譯實(shí)際就是將設(shè)計(jì)者編寫的設(shè)計(jì)改為可以用于生產(chǎn)的“語(yǔ)言”。編譯器通過讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來(lái)完成編譯工作；</p><p>　　3、項(xiàng)目校驗(yàn)：MAX+PLUSⅡ提供的設(shè)計(jì)校驗(yàn)

17、過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無(wú)誤，要再用專用軟件進(jìn)行仿真。如果發(fā)現(xiàn)了錯(cuò)誤，則應(yīng)對(duì)設(shè)計(jì)輸入進(jìn)行部分修改直至無(wú)誤；</p><p>　　4、器件編程：MAX+PLUSⅡ通過編程器將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求。 </p><p>　　在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改

18、正錯(cuò)誤或調(diào)整電路后重復(fù)上述過程。</p><p><b>　　3．設(shè)計(jì)過程</b></p><p>　　3.1設(shè)計(jì)內(nèi)容和要求</p><p>　　本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，掌握頻率計(jì)的原理。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)

19、設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。</p><p>　　分析數(shù)字頻率計(jì)的功能，完成功能模塊的劃分，分別用VHDL語(yǔ)言完成底層模塊的設(shè)計(jì)和以原理圖的方法完成頂層模塊的設(shè)計(jì)，分別對(duì)各個(gè)模塊以及頂層模塊進(jìn)行仿真分析，最后得出實(shí)驗(yàn)結(jié)果。</p><p>　　3.2設(shè)計(jì)方法和開發(fā)步驟</p><p

20、>　　3.2.1 設(shè)計(jì)方案</p><p>　　1、間接測(cè)頻法（測(cè)周法）：</p><p>　　測(cè)量單位時(shí)間內(nèi)被測(cè)信號(hào)的周期數(shù)，即在閘門時(shí)間內(nèi)對(duì)被測(cè)信號(hào)的脈沖進(jìn)行計(jì)數(shù)。若閘門打開時(shí)間為T，被測(cè)信號(hào)通過閘門進(jìn)入計(jì)數(shù)器的計(jì)數(shù)值為Nx，則可求的被測(cè)信號(hào)的頻率fx=Nx/T，當(dāng)閘門時(shí)間T=1s時(shí)，fx=Nx（Hz），即計(jì)數(shù)器計(jì)數(shù)值就是被測(cè)信號(hào)的頻率值。當(dāng)被測(cè)信號(hào)頻率范圍不同的時(shí)候，通常會(huì)選擇

21、不同的閘門時(shí)間，以得到較精確的測(cè)量結(jié)果。</p><p><b>　　直接測(cè)頻法：</b></p><p>　　被測(cè)信號(hào)的頻率fx應(yīng)遠(yuǎn)大于產(chǎn)生閘門信號(hào)的基準(zhǔn)頻率，否則測(cè)頻將產(chǎn)生較大的誤差。此處僅以閘門時(shí)間T=1s為例進(jìn)行設(shè)計(jì)，由于閘門信號(hào)的起始時(shí)間與被測(cè)信號(hào)的邊沿不同步，因此計(jì)數(shù)結(jié)果會(huì)有+1或—1的誤差，假設(shè)該誤差可在允許范圍內(nèi)。</p><p&g

22、t;　　由于直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本設(shè)計(jì)采用了直接測(cè)量法，在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。</p><p><b>　　3.2.2實(shí)驗(yàn)步驟</b></p><p>　　打開MAX+PLUSII軟件→新建.vdh文本文件→輸入代碼并保存→單擊“file”中的project→單擊“Set project to cu

23、rrent file”→單擊“MAX+PLUII”中的Compiler進(jìn)行編譯→新建.scf波形文件并保存→選擇“node”→單擊“enter nodes from SNF”導(dǎo)入輸入輸出→單擊“MAX+PLUII”中的“simulator”進(jìn)行波形仿真。</p><p><b>　　3.3設(shè)計(jì)思路</b></p><p>　　采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)，運(yùn)

24、用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。</p><p>　　先將各個(gè)子模塊采用VHDL語(yǔ)言編程，并進(jìn)行仿真與調(diào)試，然后通過這些子模塊畫出頂層模塊，進(jìn)行仿真，得出波形。</p><p><b>　　3.4設(shè)計(jì)難點(diǎn)</b></

25、p><p>　　數(shù)字頻率計(jì)的設(shè)計(jì)需要許多模塊的組成，有閘門控制電路、十進(jìn)制計(jì)數(shù)器、鎖存器、動(dòng)態(tài)掃描器和七段譯碼器。數(shù)字頻率計(jì)的設(shè)計(jì)的工作量很大，當(dāng)然在設(shè)計(jì)時(shí)碰到許多問題。</p><p>　　1、一開始沒有思路，經(jīng)過查看資料，知道測(cè)量頻率有兩種方案：測(cè)周法和測(cè)頻率法。在做的時(shí)候要確定一個(gè)標(biāo)準(zhǔn)時(shí)鐘信號(hào)，根據(jù)一個(gè)時(shí)鐘周期內(nèi)的待測(cè)信號(hào)的個(gè)數(shù)，就可知道待測(cè)信號(hào)的頻率。</p><p

26、>　　2、在編寫閘門控制電路的代碼是遇到了困難，不知使能信號(hào)、清零信號(hào)、鎖存信號(hào)要設(shè)置成多大。</p><p>　　3、由于要連的線很多，很容易連錯(cuò)。在做網(wǎng)絡(luò)標(biāo)號(hào)時(shí)要注意一定要點(diǎn)中此線，當(dāng)你雙擊此線，可以看到它們是連在一起的</p><p>　　4、做出來(lái)的每一模塊文件都要放在同一文件夾中，而且每一模塊的代碼都要進(jìn)行編譯，由于做的模塊比較多，要記住編譯之前要把編譯的文件設(shè)置成當(dāng)前文件

27、才行。在做原理圖時(shí)要改變某一模塊的代碼，改變后要重新編譯才行。</p><p>　　5、做原理圖仿真波形時(shí)，看不到波形。那是由于參數(shù)的設(shè)置不對(duì)，仿真時(shí)間變長(zhǎng)，波形的頻率設(shè)置的大一些，可以看到波形。由于軟件的限制，看到的波形有所失真。</p><p><b>　　4．設(shè)計(jì)結(jié)果與分析</b></p><p><b>　　4.1實(shí)驗(yàn)結(jié)果&l

28、t;/b></p><p>　　4.1.1 測(cè)頻控制信號(hào)發(fā)生器</p><p>　　閘門信號(hào)產(chǎn)生電路如圖3所示，輸入標(biāo)準(zhǔn)時(shí)鐘信號(hào)，經(jīng)過閘門信號(hào)電路產(chǎn)生使能信號(hào)CNT、清零信號(hào)RST和鎖存信號(hào)LOAD。使能信號(hào)CNT和清零信號(hào)控制十進(jìn)制的工作；而鎖存信號(hào)LOAD控制鎖存器的工作。</p><p>　　圖3測(cè)頻控制信號(hào)發(fā)生器模塊</p><p&

29、gt;　　4.1.2 十進(jìn)制計(jì)數(shù)器</p><p>　　為了顯示方便，采用十進(jìn)制計(jì)數(shù)器計(jì)數(shù)，其邏輯符號(hào)如圖4所示。十進(jìn)制計(jì)數(shù)器只有十個(gè)不同的狀態(tài)，并按十進(jìn)制進(jìn)位規(guī)律進(jìn)行計(jì)數(shù)。閘門控制電路產(chǎn)生的清零信號(hào)RST和使能信號(hào)CNT接至計(jì)數(shù)器CLR端和ENA端，控制十進(jìn)制的清零和使能狀態(tài)，而CLK端接的是待測(cè)信號(hào)。CO[3..0]輸出的是出現(xiàn)上升沿的個(gè)數(shù)，當(dāng)計(jì)數(shù)溢出時(shí)，CARRY_OUT數(shù)值從0變?yōu)?，作為下一個(gè)十進(jìn)制計(jì)數(shù)

30、器的時(shí)鐘信號(hào)。</p><p>　　圖4 十進(jìn)制加法計(jì)數(shù)器模塊</p><p><b>　　4.1.3 鎖存器</b></p><p>　　為了使顯示結(jié)果穩(wěn)定顯示，需要將計(jì)數(shù)器每次記得的結(jié)果進(jìn)行鎖存，其邏輯符號(hào)如圖5所示，閘門電路產(chǎn)生的LOAD接至鎖存器的LOAD端；十進(jìn)制計(jì)數(shù)器輸出接至鎖存器的DIN[3..0]端，而鎖存器的輸出端DOUT[3

31、..0]作為動(dòng)態(tài)掃描器的輸入端。</p><p><b>　　圖5 鎖存器模塊</b></p><p>　　4.1.4動(dòng)態(tài)掃描輸出</p><p>　　動(dòng)態(tài)掃描器使結(jié)果輸出更加清晰，其邏輯符號(hào)如圖6所示。動(dòng)態(tài)掃描器的CLK端接一時(shí)鐘信號(hào)，而COUNT1[3..0]……COUNT6[3..0]分別接對(duì)應(yīng)的鎖存器輸出端。當(dāng)CLK出現(xiàn)第一個(gè)上升沿時(shí)，

32、輸出COUNT1[3..0]中的數(shù)值，第二個(gè)上升沿時(shí)輸出COUNT2[3..0]的數(shù)值，以此類推，當(dāng)出現(xiàn)第七個(gè)上升沿的時(shí)候有輸出COUNT1[3..0],也就是說六個(gè)上升沿一個(gè)循環(huán)。</p><p>　　圖6 動(dòng)態(tài)掃描輸出模塊</p><p>　　4.1.5七段譯碼器</p><p>　　七段譯碼器電路如圖7所示，使輸出的結(jié)果更加形象化。動(dòng)態(tài)掃描器的DOUT[3..

33、0]接至七段譯碼器的NUM[3..0]端，輸出端輸出的結(jié)果是 把NUM[3..0]數(shù)值轉(zhuǎn)化成數(shù)碼管顯示的形式。</p><p>　　圖7 數(shù)碼管顯示模塊</p><p><b>　　4.1.6頂層模塊</b></p><p><b>　　圖8 頂層模塊</b></p><p>　　4.2 程序簡(jiǎn)要說

34、明</p><p>　　4.2.1 測(cè)頻控制信號(hào)發(fā)生器的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture behavior of testctl is</p><p>　　signal div2clk:std_logic;</p><p><b>　　begin </b></p><

35、p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　div2clk<=not div2clk;</p><p><b>　　end if;<

36、/b></p><p>　　end process;</p><p>　　process(clk,div2clk)</p><p><b>　　begin </b></p><p>　　if (clk='0' and div2clk='0') then</p><

37、p><b>　　rst<='1';</b></p><p>　　else rst<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　load<=not div2cl

38、k;cnt<=div2clk;</p><p>　　end behavior;</p><p><b>　　仿真波形：</b></p><p>　　圖9 測(cè)頻控制信號(hào)發(fā)生器仿真波形</p><p>　　4.2.2 十進(jìn)制加法計(jì)數(shù)器的結(jié)構(gòu)體VHDL源程序</p><p>　　architect

39、ure art of cnt10 is</p><p>　　signal cqi:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk,clr,ena) is</p><p><b>　　begin</b&g

40、t;</p><p>　　if clr='1' then cqi<="0000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if ena='1' then</p><p>　　if cqi=&qu

41、ot;1001" then cqi<="0000";</p><p>　　else cqi<=cqi+'1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b

42、>　　end if;</b></p><p>　　end process;</p><p>　　process(cqi) is</p><p><b>　　begin</b></p><p>　　if cqi="0000" then carry_out<='1'

43、;</p><p><b>　　else</b></p><p>　　carry_out<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　co<=c

44、qi;</b></p><p>　　end architecture art;</p><p><b>　　仿真波形：</b></p><p>　　圖10 十進(jìn)制仿真波形</p><p>　　4.2.3鎖存器的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture beha

45、vior of reg4b is</p><p><b>　　begin</b></p><p>　　process(load,din)</p><p><b>　　begin</b></p><p>　　if load'event and load='1' then<

46、/p><p>　　dout<=din;</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behavior;</p><p><b>　　鎖存器波形仿真：</b></p><p&

47、gt;　　圖11 鎖存器波形仿真</p><p>　　4.2.4 動(dòng)態(tài)掃描的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture art of scan is</p><p>　　signal c:std_logic_vector(2 downto 0);</p><p><b>　　begin</b>&l

48、t;/p><p>　　process(clk) is</p><p><b>　　begin</b></p><p>　　if (clk'event) and clk='1' then</p><p><b>　　c<=c+1;</b></p><p&g

49、t;<b>　　case c is</b></p><p>　　when "001"=>s<="000";dout<=count1;</p><p>　　when "010"=>s<="001";dout<=count2;</p><

50、p>　　when "011"=>s<="010";dout<=count3;</p><p>　　when "100"=>s<="011";dout<=count4;</p><p>　　when "101"=>s<="100&

51、quot;;dout<=count5;</p><p>　　when "110"=>s<="101";dout<=count6;c<="001";</p><p>　　when others=>s<="000";dout<="0000";<

52、;/p><p><b>　　end case;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end art;</b></p><p><b>　　動(dòng)態(tài)掃描波形

53、仿真：</b></p><p>　　圖12 動(dòng)態(tài)掃描波形仿真</p><p>　　4.2.5 數(shù)碼管顯示的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture art of deled is</p><p>　　signal led:std_logic_vector(6 downto 0);</p>&

54、lt;p><b>　　begin</b></p><p>　　process(num)</p><p><b>　　begin</b></p><p>　　case num is</p><p>　　when"0000"=>led<="1111110&

55、quot;;</p><p>　　when"0001"=>led<="0110000";</p><p>　　when"0010"=>led<="1101101";</p><p>　　when"0011"=>led<="

56、1111001";</p><p>　　when"0100"=>led<="0110011";</p><p>　　when"0101"=>led<="1011011";</p><p>　　when"0110"=>led<

57、;="1011111";</p><p>　　when"0111"=>led<="1110000";</p><p>　　when"1000"=>led<="1111111";</p><p>　　when"1001"=&g

58、t;led<="1111011";</p><p>　　when"1010"=>led<="1110111";</p><p>　　when"1011"=>led<="0011111";</p><p>　　when"1100&

59、quot;=>led<="1001110";</p><p>　　when"1101"=>led<="0111101";</p><p>　　when"1110"=>led<="1001111";</p><p>　　when ot

60、hers=>led<="1000111";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　a<=led(6);b<=led(5);c<=led(4);d<=led(3);</p><p>　

61、　e<=led(2);f<=led(1);g<=led(0);</p><p><b>　　end art;</b></p><p>　　數(shù)碼管顯示波形仿真：</p><p>　　圖13 數(shù)碼管顯示波形仿真</p><p>　　4.2.6 頂層模塊波形仿真</p><p>　　圖

62、14 頂層模塊波形仿真</p><p><b>　　5．實(shí)驗(yàn)小結(jié)</b></p><p>　　本設(shè)計(jì)采用EDA技術(shù)，利用測(cè)頻法的原理和VHDL語(yǔ)言，采用自上向下的設(shè)計(jì)方法，實(shí)現(xiàn)了一個(gè)可以測(cè)量1~999999Hz的信號(hào)頻率6位頻率計(jì)。，并在MAX+PLUSⅡ軟件平臺(tái)下對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行的了編譯和時(shí)序仿真。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠滿足本次設(shè)計(jì)的要求，并且具有測(cè)量誤差小，可靠性

63、高的優(yōu)點(diǎn)。本文的設(shè)計(jì)工作能作為電子測(cè)量與儀表技術(shù)的基礎(chǔ)，為計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。</p><p>　　通過這個(gè)課程設(shè)計(jì)，我發(fā)現(xiàn)自己有很多不足，存在著知識(shí)上的漏洞。同時(shí)也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。這次課程設(shè)計(jì)讓我學(xué)到了很多，不僅是鞏固了先前學(xué)的EDA技術(shù)的理論知識(shí)，而且也培養(yǎng)了我的動(dòng)手能力，更令我的創(chuàng)造性思維得到拓展。在課程設(shè)計(jì)中一個(gè)人的力量是

64、遠(yuǎn)遠(yuǎn)不夠的，真正的完成任務(wù)需要共同的智慧與勞動(dòng)，團(tuán)結(jié)協(xié)作是我們成功的一項(xiàng)非常重要的保證。</p><p>　　還有一點(diǎn)是我們做任何事情都無(wú)法缺少的，那就是細(xì)心認(rèn)真。此次設(shè)計(jì)我們就深深地體會(huì)到了，由于編程的時(shí)候沒有做到足夠的細(xì)心，導(dǎo)致一串代碼弄混了。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。最終在調(diào)試的時(shí)候，就出現(xiàn)了問題。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長(zhǎng)時(shí)間都沒有找出問題的所在。這也讓我真

65、正的明白了，科學(xué)的嚴(yán)謹(jǐn)性，它不允許出半點(diǎn)差錯(cuò)，否則后果會(huì)是比較麻煩的。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對(duì)待，才能順利的完成。</p><p>　　對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。讓我知道了學(xué)無(wú)止境的道理。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次課程設(shè)計(jì)必將成為我人生旅途上一個(gè)非常美好的回憶！<

66、;/p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]. 譚會(huì)生，張昌凡.EDA技術(shù)及應(yīng)用[M].第2版.西安：西安電子科技大學(xué)出版社，2004</p><p>　　[2]. 劉江海，孫俊逸.EDA技術(shù)[M].第2版.武漢：華中科技大學(xué)出版社，2011</p><p>　　[3]. 潘松，黃繼業(yè).EDA技術(shù)

67、與VHDL語(yǔ)言[M].第2版.北京：清華大學(xué)出版社，2007</p><p>　　[4]. 楊頌華，初秀琴 .電子線路EDA仿真技術(shù)[M].第1版.西安：西安交通大學(xué)出版社，2007</p><p>　　[5]. 張璟.數(shù)字頻率計(jì)的VHDL源文件設(shè)計(jì)與仿真[M].中國(guó)水運(yùn)（理論版）.2006</p><p>　　[6]. 包明 .EDA技術(shù)與可編程器件的應(yīng)用[M].