eda數(shù)字頻率計課程設計說明書

1、<p><b>　　目 錄</b></p><p>　　第一章 設計任務及要求1</p><p><b>　　1.1設計任務1</b></p><p><b>　　1.2設計要求1</b></p><p>　　1.2.1整體功能要求1</p>&

2、lt;p>　　1.2.1測試要求1</p><p>　　第二章 設計思路2</p><p>　　2.1數(shù)字頻率計介紹2</p><p><b>　　2.2設計原理2</b></p><p>　　2.2.1頻率測量的基本原理2</p><p>　　2.2.2整體方框圖及原理2<

3、;/p><p>　　第三章 模塊介紹4</p><p>　　3.1閘門產(chǎn)生模塊4</p><p>　　3.1.1閘門模塊介紹4</p><p>　　3.1.2閘門模塊verilog語言程序描述及仿真4</p><p><b>　　3.2計數(shù)模塊5</b></p><p&g

4、t;　　3.2.1計數(shù)模塊介紹5</p><p>　　3.2.2計數(shù)模塊模塊verilog語言程序描述及仿真5</p><p>　　3.3鎖存器模塊6</p><p>　　3.3.1鎖存器模塊介紹6</p><p>　　3.3.2鎖存器模塊verilog語言程序描述及仿真6</p><p>　　3.4譯碼器模

5、塊7</p><p>　　3.4.1譯碼器模塊介紹7</p><p>　　3.4.2閘門模塊verilog語言程序描述及仿真7</p><p>　　3.5掃描顯示模塊8</p><p>　　3.5.1掃描顯示模塊介紹8</p><p>　　3.5.2掃描顯示模塊verilog語言程序描述及仿真9</p

6、><p>　　第四章 數(shù)字頻率計的實現(xiàn)10</p><p>　　4.1數(shù)字頻率計的verilog語言程序描述及仿真10</p><p>　　4.2數(shù)字頻率計的FPGA芯片實現(xiàn)14</p><p>　　第五章 心得體會15</p><p>　　第一章 設計任務及要求</p><p><

7、b>　　1.1設計任務</b></p><p>　　采用測頻法設計一個數(shù)字顯示的數(shù)字頻率計，被測試的頻率可由基準頻率分頻得到。其中應利用硬件描述語言Verilog、EDA軟件QuartusⅡ和硬件平臺Cyclone/CycloneⅡFPGA進行電路系統(tǒng)的設計。</p><p><b>　　1.2設計要求</b></p><p>

8、;　　1.2.1整體設計要求</p><p>　?。?）要求獨立完成設計任務。</p><p>　?。?）課程設計說明書封面格式要求見《天津城市建設學院課程設計教學工作規(guī)范》附表1</p><p>　?。?）課程設計的說明書要求簡潔、通順，計算正確，圖紙表達內(nèi)容完整、清楚、規(guī)范。</p><p>　　（4）測試要求：根據(jù)題目的特點，采用相應的

9、時序仿真或者在實驗系統(tǒng)上觀察結果。</p><p>　?。?）課設說明書要求：</p><p>　　說明題目的設計原理和思路、采用方法及設計流程。</p><p>　　系統(tǒng)框圖、VHDL語言設計清單或原理圖。</p><p>　　對各子模塊的功能以及各子模塊之間的關系作較詳細的描述。</p><p>　　詳細說明調試方

10、法和調試過程。</p><p>　　說明測試結果：仿真時序圖和結果顯示圖。并對其進行說明和分析。</p><p><b>　　1.2.2測試要求</b></p><p>　?。?）可預置閘門時間/0.1/1s/10s。</p><p>　?。?）頻率在數(shù)碼管上顯示。</p><p>　?。?）測量

11、范圍1Hz----999999Hz。</p><p><b>　　第二章 設計思路</b></p><p>　　2.1數(shù)字頻率計的介紹</p><p>　　數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。本設計用硬件描述語言Verilog描述程序，在實驗箱上實現(xiàn)數(shù)字頻率計測頻系統(tǒng)，要求能夠在數(shù)碼管上顯示被測信號的頻率。采用Ver

12、ilog編程設計實現(xiàn)的數(shù)字頻率計，除被測信號bclk、時鐘信號clk、鍵輸入復位信號reset和數(shù)碼管顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)最突出的優(yōu)點就是系統(tǒng)非常精簡，而且可以根據(jù)設計要求靈活更改程序，重新編譯與下載，實現(xiàn)新的功能，設計靈活多變。</p><p><b>　　2.2設計原理</b></p><p>　　2.2.1頻率測量的基本原理&

13、lt;/p><p>　　頻率測量的基本原理：計算每秒鐘內(nèi)待測信號的脈沖個數(shù)，可根據(jù)這一定義采用如圖2-1所示的算法。</p><p>　　圖2-1 頻率算法示意圖</p><p>　　用時鐘信號clk產(chǎn)生脈沖寬度為1s的閘門信號cl，而且可以通過修改verilog程序來改變閘門信號的脈沖寬度和占空比。讓被測信號送入閘門電路，當1s閘門脈沖到來時閘門導通，被測信號通過閘門

14、并到達后面的計數(shù)模塊（計數(shù)模塊作用是計算被測輸入信號1s鐘內(nèi)脈沖的個數(shù)），當1s閘門結束時，閘門再次關閉，此時計數(shù)器記錄的周期個數(shù)為1s內(nèi)被測信號的周期個數(shù)，即為被測信號的頻率。</p><p>　　2.2.2數(shù)字測頻計整體方框圖</p><p>　　測頻計的整體方框圖如圖2-2所示。</p><p>　　圖2-2 測頻計設計總體框圖</p><

15、p>　　其中若要要計算每秒鐘內(nèi)待測信號的脈沖個數(shù)，則要求：</p><p>　　1）電路產(chǎn)生一個1秒的時間閘門信號cl，在這1秒鐘內(nèi)啟動計數(shù)器對被測信號bclk進行計數(shù)；</p><p>　　2）1秒結束時將計數(shù)器所計的脈沖個數(shù)的狀態(tài)值送入鎖存器REG24B鎖存；</p><p>　　3）在計數(shù)值鎖存完成后還應對計數(shù)器清零，以待下1秒鐘開始新的一輪計數(shù)；<

16、;/p><p>　　4）鎖存到鎖存器中的數(shù)據(jù)則輸出譯碼模塊進行七段譯碼掃描顯示。 </p><p><b>　　第三章 模塊介紹</b></p><p><b>　　3.1閘門產(chǎn)生模塊</b></p><p>　　3.1.1閘門模塊介紹</p><p>　　閘門信號cl由時鐘信

17、號clk（選定頻率為1KHZ）產(chǎn)生，當cl為高電平時，對輸入信號脈沖計數(shù)，當cl為低電平時，將計數(shù)所得數(shù)據(jù)data1輸入到鎖存器。若按程序3-1設計則閘門信號高電平時間為：</p><p><b>　　低電平時間為：</b></p><p>　　從而實現(xiàn)1s的閘門信號。</p><p>　　3.1.2閘門產(chǎn)生模塊verilog語言程序描述及仿真

18、</p><p>　　閘門產(chǎn)生模塊verilog語言程序描述如圖3-1</p><p>　　module zhamen(clk,reset,cl) ;</p><p>　　input clk,reset;</p><p>　　output cl;</p><p><b>　　reg cl;</b>

19、</p><p>　　reg [9:0] counter;</p><p>　　always@(posedge clk) </p><p>　　if(reset==1'b0 )</p><p><b>　　begin</b></p><p>　　cou

20、nter<=10'b0000000000;</p><p><b>　　cl<=1'b0;</b></p><p><b>　　end</b></p><p>　　else if (counter<10'b0001000000)</p><p><b&

21、gt;　　begin</b></p><p>　　counter<=counter+1;</p><p><b>　　cl<=1'b0;</b></p><p><b>　　end</b></p><p><b>　　else </b></

22、p><p><b>　　begin</b></p><p>　　counter<=counter+1;</p><p><b>　　cl<=1'b1;</b></p><p><b>　　end</b></p><p><b>

23、　　endmodule</b></p><p>　　圖3-1 閘門產(chǎn)生模塊程序</p><p>　　閘門產(chǎn)生模塊的仿真圖如圖3-2</p><p>　　圖3-2閘門產(chǎn)生模塊的仿真圖</p><p><b>　　3.2計數(shù)模塊</b></p><p>　　3.2.1計數(shù)器模塊介紹<

24、/p><p>　　由程序3-2可知在閘門信號cl為低電平或復位信號為低電平時計數(shù)數(shù)據(jù)data1清零，當閘門信號cl為高電平且復位信號為高電平時被測信號來一個脈沖，計數(shù)數(shù)據(jù)data1加1，從而實現(xiàn)對被測信號1秒鐘內(nèi)脈沖個數(shù)的計算。</p><p>　　3.2.2計數(shù)模塊verilog語言程序描述及仿真</p><p>　　計數(shù)模塊verilog語言描述程序見圖3-3<

25、;/p><p>　　module jishu(bclk,reset,cl,data1) ;</p><p>　　input bclk,cl,reset;</p><p>　　output [23:0] data1;</p><p>　　reg [23:0] data1;</p><p>　　always@(posedge

26、bclk or negedge reset)</p><p>　　if(reset==1'b0)</p><p>　　data1<={24{1'b0}};</p><p>　　else if(cl==1'b0)</p><p>　　data1<={24{1'b0}};</p><

27、p>　　else if(cl==1'b1)</p><p>　　data1<=data1+1;</p><p><b>　　endmodule</b></p><p>　　圖3-3 計數(shù)模塊程序</p><p>　　計數(shù)模塊的仿真圖如圖3-4</p><p>　　圖3-4計數(shù)

28、模塊的仿真圖</p><p><b>　　3.3鎖存器模塊</b></p><p>　　3.3.1鎖存器模塊介紹</p><p>　　由程序3-2可知在閘門信號cl下降沿來臨或復位信號為低電平時計將24位0賦給輸出data，當閘門信號cl下降沿來臨且復位信號為高電平時，將計數(shù)數(shù)據(jù)data1賦給輸出data，從而實現(xiàn)對計數(shù)數(shù)據(jù)data1的鎖存，設

29、置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。</p><p>　　3.3.2鎖存器模塊verilog語言程序描述及仿真</p><p>　　鎖存器模塊verilog語言程序描述如圖3-5</p><p>　　module suocunqi(cl,reset,data,data1) ;</p><p>　　in

30、put cl,reset;</p><p>　　input[23:0] data1;</p><p>　　output[23:0] data;</p><p>　　reg [23:0] data;</p><p>　　always@(negedge cl or negedge reset)</p><p>　　if(r

31、eset==1'b0 )</p><p>　　data<={24{1'b0}};</p><p><b>　　else </b></p><p>　　data<=data1;</p><p><b>　　endmodule</b></p><p>

32、　　圖3-5 鎖存器模塊程序</p><p>　　鎖存器的仿真圖如圖3-6</p><p>　　圖3-6 鎖存器模塊仿真圖</p><p><b>　　3.4譯碼器模塊</b></p><p>　　3.4.1譯碼器模塊介紹</p><p>　　由程序可知此為一個4-16線譯碼器, 輸入信號為A[3

33、:0],輸出信號為低電平有效，而發(fā)光二極管為共陽極接法，故經(jīng)譯碼器的處理輸出后數(shù)碼管可顯示相應的數(shù)值。</p><p>　　3.4.2譯碼器模塊verilog語言程序描述及仿真</p><p>　　譯碼器模塊verilog語言程序描如圖3-7</p><p>　　module yimaqi(A,LED7S);</p><p>　　input

34、[3:0] A;</p><p>　　output [6:0] LED7S;</p><p>　　reg [6:0] LED7S;</p><p>　　always @(A)</p><p><b>　　begin </b></p><p><b>　　case(A)</b>

35、</p><p>　　4'b0000: LED7S <= 7'b0111111 ;</p><p>　　4'b0001: LED7S <= 7'b0000110 ; </p><p>　　4'b0010: LED7S <= 7'b1011011 ; </p><p>　　4&#

36、39;b0011: LED7S <= 7'b1001111 ; </p><p>　　4'b0100: LED7S <= 7'b1100110 ; </p><p>　　4'b0101: LED7S <= 7'b1101101 ; </p><p>　　4'b0110: LED7S <= 7&#

37、39;b1111101 ;</p><p>　　4'b0111: LED7S <= 7'b0000111 ;</p><p>　　4'b1000: LED7S <= 7'b1111111 ; </p><p>　　4'b1001: LED7S <= 7'b1101111 ; </p>&

38、lt;p>　　default: LED7S <= 7'b0111111 ;</p><p><b>　　endcase </b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p>　　圖3-7

39、 譯碼器模塊程序</p><p>　　譯碼器模塊的仿真圖如圖3-8</p><p>　　圖3-8 譯碼器模塊的仿真圖</p><p><b>　　3.5掃描顯示模塊</b></p><p>　　3.5.1掃描顯示模塊介紹</p><p>　　由程序可知當復位信號為低電平時，將0賦給輸出信號sel，

40、當時鐘信號上升沿到來且復位信號為高電平時，輸出信號sel加1，而不同的sel值選擇不同的數(shù)碼管，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，當時鐘信號頻率很高時，肉眼看不出閃爍，則可以清楚的看到數(shù)碼管上顯示的數(shù)據(jù)。</p><p>　　3.5.2掃描顯示模塊verilog語言程序描述及仿真</p><p>　　掃描顯示模塊verilog語言程序描述如圖3-9</p><p&

41、gt;　　module saomiaoxianshi (clk,reset,sel) ;</p><p>　　input clk,reset;</p><p>　　output [2:0] sel;</p><p>　　reg [2:0] sel;</p><p>　　always@(posedge clk or negedge reset)

42、</p><p>　　if(reset==1'b0 )</p><p>　　sel<=3'b000;</p><p>　　else if (sel==3'b101)</p><p>　　sel<=3'b000;</p><p><b>　　else </b&g

43、t;</p><p>　　sel<=sel+3'b001;</p><p><b>　　endmodule</b></p><p>　　圖 3-9 計數(shù)模塊程序</p><p>　　掃描顯示模塊的仿真圖如圖3-10</p><p>　　圖3-10 掃描顯示模塊的仿真圖</p&

44、gt;<p>　　第四章 數(shù)字頻率計的實現(xiàn)</p><p>　　4.1數(shù)字頻率計的verilog語言程序描述</p><p>　　數(shù)字頻率計的verilog語言程序描述見程序4-1</p><p>　　module test (bclk,clk,reset,sel,LED7S);//實現(xiàn)bclk頻率的測量</p><p>　　

45、input bclk;//被測信號輸入端</p><p>　　input clk,reset;//數(shù)碼管掃描周期,設定為1kHZ/系統(tǒng)清零端，且為低電平復位</p><p>　　output [6:0] LED7S;//七段碼管顯示輸出</p><p>　　output [2:0] sel;//七段碼管掃描驅動</p><p>　　reg [

46、2:0] sel;</p><p>　　reg [6:0] LED7S;</p><p>　　reg [9:0] counter;//計數(shù)，實現(xiàn)1秒的閘門控制和1毫秒的數(shù)據(jù)輸出</p><p>　　reg[23:0] data1,data;//計數(shù)數(shù)據(jù)/顯示數(shù)據(jù)</p><p><b>　　reg cl;</b><

47、/p><p>　　wire [3:0] din0,din1,din2,din3,din4,din5;</p><p>　　always@(posedge clk) </p><p>　　if(reset==1'b0 )</p><p><b>　　begin</b></p&

48、gt;<p>　　counter<=10'b0000000000;</p><p><b>　　cl<=1'b0;</b></p><p><b>　　end</b></p><p>　　else if (counter<10'b0001000000)</p&g

49、t;<p><b>　　begin</b></p><p>　　counter<=counter+1;</p><p><b>　　cl<=1'b0;</b></p><p><b>　　end</b></p><p><b>　　e

50、lse </b></p><p><b>　　begin</b></p><p>　　counter<=counter+1;</p><p><b>　　cl<=1'b1;</b></p><p><b>　　end</b></p>

51、<p>　　always@(posedge clk or negedge reset)</p><p>　　if(reset==1'b0 )</p><p>　　sel<=3'b000;</p><p>　　else if (sel==3'b101)</p><p>　　sel<=3'b

52、000;</p><p><b>　　else </b></p><p>　　sel<=sel+3'b001;</p><p>　　always@(posedge bclk or negedge reset)</p><p>　　if(reset==1'b0)</p><p>

53、;　　data1<={24{1'b0}};</p><p>　　else if(cl==1'b0)</p><p>　　data1<={24{1'b0}};</p><p>　　else if(cl==1'b1)</p><p>　　data1<=data1+1;</p><

54、;p>　　always@(negedge cl or negedge reset)</p><p>　　if(reset==1'b0 )</p><p>　　data<={24{1'b0}};</p><p><b>　　else </b></p><p>　　data<=data1;&

55、lt;/p><p>　　always@(posedge clk) </p><p><b>　　begin</b></p><p>　　if (sel==3'b000)</p><p><b>　　begin </b></p><p>　　case(din0)</p

56、><p>　　4'b0000: LED7S <= 7'b0111111;</p><p>　　4'b0001: LED7S <= 7'b0000110; </p><p>　　4'b0010: LED7S <= 7'b1011011; </p><p>　　4'b0011:

57、 LED7S <= 7'b1001111; </p><p>　　4'b0100: LED7S <= 7'b1100110; </p><p>　　4'b0101: LED7S <= 7'b1101101; </p><p>　　4'b0110: LED7S <= 7'b1111101;

58、</p><p>　　4'b0111: LED7S <= 7'b0000111;</p><p>　　4'b1000: LED7S <= 7'b1111111; </p><p>　　4'b1001: LED7S <= 7'b1101111; </p><p>　　defaul

59、t: LED7S <= 7'b0111111;</p><p><b>　　endcase </b></p><p><b>　　end</b></p><p>　　else if (sel==3'b001) </p><p><b>　　begin </b&

60、gt;</p><p>　　case(din1)</p><p>　　4'b0000: LED7S <= 7'b0111111;</p><p>　　4'b0001: LED7S <= 7'b0000110; </p><p>　　4'b0010: LED7S <= 7'b10

61、11011; </p><p>　　4'b0011: LED7S <= 7'b1001111; </p><p>　　4'b0100: LED7S <= 7'b1100110; </p><p>　　4'b0101: LED7S <= 7'b1101101; </p><p>

62、　　4'b0110: LED7S <= 7'b1111101;</p><p>　　4'b0111: LED7S <= 7'b0000111;</p><p>　　4'b1000: LED7S <= 7'b1111111; </p><p>　　4'b1001: LED7S <= 7&#

63、39;b1101111; </p><p>　　default: LED7S <= 7'b0111111;</p><p><b>　　endcase </b></p><p><b>　　end</b></p><p>　　else if (sel==3'b010) <

64、/p><p><b>　　begin </b></p><p>　　case(din2)</p><p>　　4'b0000: LED7S <= 7'b0111111;</p><p>　　4'b0001: LED7S <= 7'b0000110; </p><

65、p>　　4'b0010: LED7S <= 7'b1011011; </p><p>　　4'b0011: LED7S <= 7'b1001111; </p><p>　　4'b0100: LED7S <= 7'b1100110; </p><p>　　4'b0101: LED7S &l

66、t;= 7'b1101101; </p><p>　　4'b0110: LED7S <= 7'b1111101;</p><p>　　4'b0111: LED7S <= 7'b0000111;</p><p>　　4'b1000: LED7S <= 7'b1111111; </p>

67、<p>　　4'b1001: LED7S <= 7'b1101111; </p><p>　　default: LED7S <= 7'b0111111;</p><p><b>　　endcase </b></p><p><b>　　end</b></p>

68、<p>　　else if (sel==3'b011)</p><p><b>　　begin </b></p><p>　　case(din3)</p><p>　　4'b0000: LED7S <= 7'b0111111;</p><p>　　4'b0001: LED7

69、S <= 7'b0000110; </p><p>　　4'b0010: LED7S <= 7'b1011011; </p><p>　　4'b0011: LED7S <= 7'b1001111; </p><p>　　4'b0100: LED7S <= 7'b1100110; <

70、/p><p>　　4'b0101: LED7S <= 7'b1101101; </p><p>　　4'b0110: LED7S <= 7'b1111101;</p><p>　　4'b0111: LED7S <= 7'b0000111;</p><p>　　4'b1000

71、: LED7S <= 7'b1111111; </p><p>　　4'b1001: LED7S <= 7'b1101111; </p><p>　　default: LED7S <= 7'b0111111;</p><p><b>　　endcase </b></p><p

72、><b>　　end</b></p><p>　　else if (sel==3'b100)</p><p><b>　　begin </b></p><p>　　case(din4)</p><p>　　4'b0000: LED7S <= 7'b0111111;

73、</p><p>　　4'b0001: LED7S <= 7'b0000110; </p><p>　　4'b0010: LED7S <= 7'b1011011; </p><p>　　4'b0011: LED7S <= 7'b1001111; </p><p>　　4'

74、;b0100: LED7S <= 7'b1100110; </p><p>　　4'b0101: LED7S <= 7'b1101101; </p><p>　　4'b0110: LED7S <= 7'b1111101;</p><p>　　4'b0111: LED7S <= 7'b00

75、00111;</p><p>　　4'b1000: LED7S <= 7'b1111111; </p><p>　　4'b1001: LED7S <= 7'b1101111; </p><p>　　default: LED7S <= 7'b0111111;</p><p><b&

76、gt;　　endcase </b></p><p><b>　　end</b></p><p>　　else if (sel==3'b101) </p><p><b>　　begin </b></p><p>　　case(din5)</p><p>　

77、　4'b0000: LED7S <= 7'b0111111;</p><p>　　4'b0001: LED7S <= 7'b0000110; </p><p>　　4'b0010: LED7S <= 7'b1011011; </p><p>　　4'b0011: LED7S <= 7&#

78、39;b1001111; </p><p>　　4'b0100: LED7S <= 7'b1100110; </p><p>　　4'b0101: LED7S <= 7'b1101101; </p><p>　　4'b0110: LED7S <= 7'b1111101;</p><

79、p>　　4'b0111: LED7S <= 7'b0000111;</p><p>　　4'b1000: LED7S <= 7'b1111111; </p><p>　　4'b1001: LED7S <= 7'b1101111; </p><p>　　default: LED7S <= 7

80、'b0111111;</p><p><b>　　endcase </b></p><p><b>　　end</b></p><p><b>　　end</b></p><p>　　assign din0={data[3] ,data[2] ,data[1] ,dat

81、a[0]} ;</p><p>　　assign din1={data[7] ,data[6] ,data[5] ,data[4]} ;</p><p>　　assign din2={data[11],data[10],data[9] ,data[8]} ;</p><p>　　assign din3={data[15],data[14],data[13],data

82、[12]};</p><p>　　assign din4={data[19],data[18],data[17],data[16]};</p><p>　　assign din5={data[23],data[22],data[21],data[20]};</p><p><b>　　endmodule</b></p><p

83、>　　4.2數(shù)字頻率計的FPGA芯片實現(xiàn)</p><p><b>　　第五章 心得體會</b></p><p>　　本課設歷時一周，前期對各個知識點的復習并融會貫通，接著著手課設準備。經(jīng)過多方面的努力，我對找到的資料進行了整理，并借鑒其中好的思路和書上對實驗進行的注意事項和經(jīng)驗指導，在摸索出整體的設計思路后開始各個模塊的攻破。在課設中，遇到了很多難題，有時候焦頭

84、爛額沒辦法理解，最困難的莫過于對程序語言的設計及修改，主要還是得怪自己忽略了平時上課的基本功的積累。所幸的是，身邊總有熱心的同學和專業(yè)細心的老師，在大家的幫助和指導下，我最終完成了各個模塊的設計，并能夠熟練掌握專業(yè)設計軟件QUARTUS的操作和運行，能解決大部分的程序報錯問題，能對仿真的整體過程爛熟于心。</p><p>　　在寫這篇心得的時候，已經(jīng)到了答辯當天的上午，很感謝學校能提供這樣的機會，讓我能接觸到與將