eda技術(shù)課程設(shè)計(jì) ---eda數(shù)字頻率計(jì)

1、<p>　　課 程 設(shè) 計(jì)</p><p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　　課程 EDA技術(shù)課程設(shè)計(jì)</p><p><b>　　題目 數(shù)字頻率計(jì)</b></p><p>　　主要內(nèi)容、基本要求、主要參考資料等</p><p>&l

2、t;b>　　主要內(nèi)容：</b></p><p>　　設(shè)計(jì)并制作一個(gè)帶鬧鐘功能的24小時(shí)計(jì)時(shí)器。它包括以下幾個(gè)組成部分：</p><p>　　1、顯示屏，由4 個(gè)七段數(shù)碼管組成，用于顯示當(dāng)前時(shí)間(時(shí)：分)或設(shè)置的鬧鐘時(shí)間；</p><p>　　2、數(shù)字鍵，實(shí)現(xiàn)‘0’—‘9’的輸入，用于輸入新的時(shí)間或新的鬧鐘時(shí)間；</p><p&g

3、t;　　3、TIME(時(shí)間)鍵，用于確定新的時(shí)間設(shè)置；</p><p>　　4、ALARM(鬧鐘)鍵，用于確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；</p><p>　　5、揚(yáng)聲器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出蜂鳴聲</p><p><b>　　基本要求：</b></p><p>　　1、計(jì)時(shí)功能：這是本計(jì)時(shí)

4、器設(shè)計(jì)的基本功能，每隔一分鐘計(jì)時(shí)一次，并在顯示屏上顯示當(dāng)前時(shí)間。</p><p>　　2、鬧鐘功能：如果當(dāng)前時(shí)間與設(shè)置的鬧鐘時(shí)間相同，則揚(yáng)聲器發(fā)出蜂鳴聲。</p><p>　　3、設(shè)置新的計(jì)時(shí)器時(shí)間：用戶用數(shù)字鍵輸入新的時(shí)間，然后按"TIME"鍵確認(rèn)。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。例如，用戶要設(shè)置新的時(shí)間12：34，則按順序輸入“1”，“2”，“3”

5、，“4”，與之對應(yīng)，顯示屏上依次顯示的信息為：“1”，“12”，“123”，“1234"。如果用戶在輸入任意幾個(gè)數(shù)字后較長時(shí)間內(nèi)，例如5 s，沒有按任何鍵，則計(jì)時(shí)器恢復(fù)到正常的計(jì)時(shí)顯示狀態(tài)。</p><p><b>　　主要參考資料：</b></p><p>　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.</p>

6、<p>　　[2] 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.</p><p>　　[3] 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,2003.</p><p>　　完成期限 2011.3.11 </p><p>　　指導(dǎo)教師 </p><p&g

7、t;　　專業(yè)負(fù)責(zé)人 </p><p><b>　　一、總體設(shè)計(jì)思想</b></p><p><b>　　1.基本原理</b></p><p>　　數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對比測量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1s。

8、閘門時(shí)間可以根據(jù)需要取值，大于或小于1s都可以。閘門時(shí)間越長，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長，則每測量一次頻率的間隔就越長。閘門時(shí)間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1s作為閘門時(shí)間。</p><p>　　在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計(jì)數(shù)器測量頻率具有精

9、度高、使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。數(shù)字式頻率計(jì)的測量原理有兩類：一是直接測頻法，即在一定閘門時(shí)間內(nèi)測量被測信號(hào)的脈沖個(gè)數(shù)；二是間接測頻法即測周期法，如周期測頻法。直接測頻法適用于高頻信號(hào)的頻率測量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過改變計(jì)數(shù)器閥門的時(shí)間長短在達(dá)到不同的測量精度；間接測頻法適用于低頻信號(hào)的頻率測量，本設(shè)計(jì)中使用的就是直接測頻法，即用計(jì)數(shù)器在計(jì)算1S內(nèi)輸入信號(hào)

10、周期的個(gè)數(shù)。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測量誤差、可靠性差。隨著現(xiàn)場可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。</p><p>　　根據(jù)數(shù)字頻率計(jì)的基本原理，本設(shè)計(jì)方案分三個(gè)模塊來實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為時(shí)基產(chǎn)生與

11、測頻時(shí)序控制電路模塊、待測信號(hào)脈沖計(jì)數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊等幾個(gè)單元，并且分別用VHDL硬件描述語言對其進(jìn)行編程，實(shí)現(xiàn)了控制電路、計(jì)數(shù)電路、鎖存與譯碼顯示電路。</p><p><b>　　2.設(shè)計(jì)框圖</b></p><p>　　具體設(shè)計(jì)方法：本實(shí)驗(yàn)通過頻率控制模塊，將時(shí)鐘信號(hào)clkk 兩分頻后分別取反賦給鎖存使能和計(jì)數(shù)使能端，這樣計(jì)數(shù)完成后就能實(shí)現(xiàn)

12、數(shù)據(jù)的鎖存，當(dāng)計(jì)數(shù)使能和鎖存使能同時(shí)無效，基都出現(xiàn)低電平的時(shí)候，計(jì)數(shù)復(fù)位信號(hào)有效，將計(jì)數(shù)器清零，從新開始計(jì)數(shù)。</p><p>　　二、設(shè)計(jì)步驟和調(diào)試過程</p><p><b>　　1、總體設(shè)計(jì)電路</b></p><p>　　本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，將任務(wù)分解為三大功能模塊：時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊、待測信號(hào)脈沖計(jì)數(shù)電路模塊、鎖

13、存與譯碼顯示電路模塊，編程時(shí)分別對控制、計(jì)數(shù)、鎖存、譯碼等電路模塊進(jìn)行VHDL文本描述，最后用語言將各個(gè)已生成庫文件的器件的各個(gè)端口連接在一起，形成系統(tǒng)主電路的軟件結(jié)構(gòu)。信號(hào)頻率計(jì)的測量有測頻法和周期法。本設(shè)計(jì)用測頻法，即直接計(jì)算每秒鐘內(nèi)信號(hào)脈沖的個(gè)數(shù)。設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字頻率計(jì)，其測量范圍為1MHz，量程分1KHz、10KHz、100KHz、1MHz四檔，最大讀數(shù)位999999Hz，量程自動(dòng)轉(zhuǎn)換規(guī)則：讀數(shù)大于999時(shí)，頻率計(jì)處于超量

14、程狀態(tài)，此時(shí)顯示器發(fā)生溢出指示，下次量程，量程自動(dòng)增大一檔。讀數(shù)小時(shí)，頻率計(jì)處于前量程狀態(tài)，下次測量，量程自動(dòng)增大一檔。如果計(jì)數(shù)器輸出直接譯碼顯示電路，則頻率計(jì)顯示將隨時(shí)計(jì)數(shù)值的增加不斷變化閃爍，人眼難以分辨。以防止此類現(xiàn)象，采用記憶顯示方式，即在計(jì)數(shù)與顯示電路加以鎖存電路，每次計(jì)數(shù)結(jié)束，將計(jì)數(shù)結(jié)果松鎖存器鎖存，并保持到下一個(gè)計(jì)數(shù)結(jié)束。而譯碼顯示電路以1Hz頻率對鎖存器取樣，保證了顯示時(shí)間至少為1s。</p><p&

15、gt;　　2、模塊設(shè)計(jì)和相應(yīng)模塊程序</p><p>　　2.1時(shí)基產(chǎn)生與測頻時(shí)序控制模塊</p><p>　　時(shí)基產(chǎn)生與測頻時(shí)序控制電路主要產(chǎn)生計(jì)數(shù)允許信號(hào)EN、清零信號(hào)CLR和鎖存信號(hào)LOCK。這里時(shí)基信號(hào)CLK取為1Hz，2分頻后就是計(jì)數(shù)閘門信號(hào)EN。當(dāng)EN為高電平時(shí)開始計(jì)數(shù)，在EN的下降沿，要產(chǎn)生一個(gè)鎖存信號(hào)LOCK，鎖存數(shù)據(jù)后，還要在下次EN上升沿到來之前產(chǎn)生清零信號(hào)CLR。&l

16、t;/p><p>　　Library ieee;</p><p>　　Use ieee.std_logic_1164.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p><p>　　Entity ctrl is </p><p>　　port(clk: in std_l

17、ogic; -系統(tǒng)時(shí)鐘</p><p>　　lock: out std_logic; -鎖存信號(hào)</p><p>　　en: out std_logic; -計(jì)數(shù)允許信號(hào)</p><p>　　clr: out std_logic); -清零信號(hào)</p><p><b>　　End;</b&

18、gt;</p><p>　　architecture art of ctrl is</p><p>　　signal q: std_logic_vector(3 downto 0); -定義變量</p><p><b>　　begin</b></p><p>　　process(clk)</p>&

19、lt;p><b>　　begin</b></p><p>　　if(clk'event and clk='1')then -檢測時(shí)鐘上升沿</p><p>　　if q="1111"then</p><p>　　q<="0000"; -計(jì)數(shù)

20、大于15,清零</p><p><b>　　else</b></p><p>　　q<=q+'1'; -允許計(jì)數(shù)</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>&

21、lt;p>　　en<=not q(3);</p><p>　　lock<=q(3) and not(q(2)) and q(1);</p><p>　　clr<=q(3) and q(2) and not(q(1));</p><p>　　end process;</p><p><b>　　end art;

22、</b></p><p>　　2.2待測信號(hào)脈沖計(jì)數(shù)模塊</p><p>　　待測信號(hào)脈沖計(jì)數(shù)模塊是對輸入脈沖信號(hào)的頻率進(jìn)行測量，由4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中EN為計(jì)數(shù)選通控制信號(hào)，CLR為計(jì)數(shù)器清零信號(hào)。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開始對待測信號(hào)進(jìn)行計(jì)數(shù)。如果計(jì)數(shù)選通控制信號(hào)EN的寬度為1s，那么計(jì)數(shù)結(jié)果就為待測信號(hào)的頻率。</p&g

23、t;<p>　　2.2.1 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序</p><p>　　程序cb10.vhd</p><p>　　Library ieee;</p><p>　　Use ieee.std_logic_1164.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p&g

24、t;<p>　　Entity cb10 is</p><p>　　port(clk,en,clr: in std_logic;</p><p>　　count10: buffer std_logic_vector(3 downto 0)); -計(jì)數(shù)輸入</p><p><b>　　信號(hào)</b></p><

25、;p><b>　　End cb10;</b></p><p>　　Architecture art of cb10 is -結(jié)構(gòu)體</p><p><b>　　begin</b></p><p>　　process(clk,clr,en)</p><p><b>　　

26、begin</b></p><p>　　if clr='1' then</p><p>　　count10<="0000"; -計(jì)數(shù)器清零</p><p>　　elsif rising_edge(clk) then -檢測時(shí)鐘上升沿</p><p>　　if(en='

27、;1') then -檢測是否允許計(jì)數(shù)</p><p>　　if count10="1001" then</p><p>　　count10<="0000"; -計(jì)數(shù)值滿9清零</p><p><b>　　else</b></p><

28、p>　　count10<=count10+'1'; -允許計(jì)數(shù)</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　en

29、d process;</p><p><b>　　End art;</b></p><p>　　程序主要講述了十進(jìn)制加法計(jì)數(shù)器的使用，在符合了一定的標(biāo)準(zhǔn)以后十進(jìn)制的使用，在計(jì)數(shù)器滿9后清零。</p><p>　　2.2.2待測信號(hào)脈沖計(jì)數(shù)器的vhdl源程序</p><p>　　程序count.vhd</p>

30、<p>　　Library ieee;</p><p>　　Use ieee.std_logic_1164.all;</p><p>　　Use ieee.std_logic_unsigned.all;</p><p>　　Entity count is</p><p>　　port(clk: in std_logic;

31、 -待測時(shí)鐘信號(hào)</p><p>　　en: in std_logic; -計(jì)數(shù)選通控制信號(hào)</p><p>　　clr: in std_logic; -計(jì)數(shù)器清零信號(hào)</p><p>　　qa,qb,qc,qd: buffer std_logic_vector(3 downto 0)); -結(jié)果輸出信號(hào)</p><p&g

32、t;<b>　　End;</b></p><p>　　Architecture art of count is</p><p>　　component cb10 -元件cb10引用說明語句</p><p>　　port(clk,en,clr: in std_logic;</p><

33、p>　　count10: buffer std_logic_vector(3 downto 0)); -計(jì)數(shù)輸出信號(hào)</p><p>　　end component;</p><p>　　signal clk2: std_logic;</p><p>　　signal clk3: std_logic;</p><p>　　sig

34、nal clk4: std_logic;</p><p><b>　　begin</b></p><p>　　clk2<=not qa(3);</p><p>　　clk3<=not qb(3);</p><p>　　clk4<=not qc(3);</p><p>　　u1:c

35、b10 port map(clk,en,clr,qa); -元件引用例示 </p><p>　　u2:cb10 port map(clk2,en,clr,qb); -元件引用例示</p><p>　　u3:cb10 port map(clk3,en,clr,qc); -元件引用例示</p><p>　　u4:cb10 port

36、map(clk4,en,clr,qd); -元件引用例示</p><p><b>　　End art;</b></p><p>　　2.3鎖存與譯碼顯示控制模塊</p><p>　　鎖存與譯碼顯示控制模塊用于實(shí)現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，知道測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。鎖存與譯碼顯示電路的

37、功能是對四位BCD碼進(jìn)行鎖存，并將其轉(zhuǎn)換為對應(yīng)的四組七段碼，用于驅(qū)動(dòng)數(shù)碼管。</p><p>　　基于VHDL的采用自頂而下設(shè)計(jì)方法實(shí)現(xiàn)的數(shù)字頻率計(jì)。該設(shè)計(jì)方法具有外圍電路簡單，程序修改靈活和調(diào)試容易等特點(diǎn)。 </p><p>　　程序lock.vhd</p><p>　　Library ieee;</p><p>　　Use ieee.s

38、td_logic_1164.all;</p><p>　　Entity lock is</p><p>　　port(lock: in std_logic;</p><p>　　qa,qb,qc,qd: in std_logic_vector(3 downto 0);</p><p>　　leda

39、,ledb,ledc,ledd: out std_logic_vector(6 downto 0));-頻率</p><p><b>　　計(jì)數(shù)輸出</b></p><p><b>　　End;</b></p><p>　　Architecture art of lock is</p><p>　　s

40、ignal qal,qbl,qcl,qdl: std_logic_vector(3 downto 0);</p><p>　　component bcd7 -元件bcd7引用說明語句</p><p>　　port(bcd: in std_logic_vector(3 downto 0);</p><p>　

41、　led: out std_logic_vector(6 downto 0));</p><p>　　end component;</p><p><b>　　begin</b></p><p>　　process(lock)</p><p><b>　　begin</b></p>&

42、lt;p>　　if(lock'event and lock='1')then -檢測時(shí)鐘上升沿</p><p><b>　　qal<=qa;</b></p><p><b>　　qbl<=qb;</b></p><p><b>　　qcl<=qc;<

43、/b></p><p><b>　　qdl<=qd;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　u0: bcd7 port map(qal,leda); -元件引用例示</p

44、><p>　　u1: bcd7 port map(qbl,ledb); -元件引用例示</p><p>　　u2: bcd7 port map(qcl,ledc); -元件引用例示</p><p>　　u3: bcd7 port map(qdl,ledd); -元件引用例示</p>&

45、lt;p><b>　　End art;</b></p><p>　　程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號(hào)經(jīng)過譯碼之后在七段譯碼器上進(jìn)行顯示。</p><p>　　3、仿真及仿真結(jié)果分析</p><p>　　3.1 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真</p><p>　　圖3.1 時(shí)基產(chǎn)生與測頻時(shí)序控制

46、模塊的仿真圖</p><p>　　圖3. 2 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真圖的詳細(xì)</p><p>　　圖3.1顯示的是時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真圖，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)的關(guān)系，而圖5. 2更加詳細(xì)的給出了計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量Q之間所存在的相對應(yīng)的關(guān)系。</p><p>　　3.2 待測信號(hào)脈

47、沖計(jì)數(shù)電路模塊的仿真</p><p>　　3.2.1 十進(jìn)制加法計(jì)數(shù)器的仿真</p><p>　　圖3.3 十進(jìn)制加法計(jì)數(shù)器的仿真圖</p><p>　　圖3.3顯示的是十進(jìn)制加法計(jì)數(shù)器的仿真圖，它詳細(xì)的給出了計(jì)數(shù)輸出信號(hào)與計(jì)數(shù)允許信號(hào)和清零信號(hào)之間的關(guān)系，能清楚的理解當(dāng)CLR為0時(shí)，輸出為0；在EN為1選通有效后，則開始計(jì)數(shù)。</p><p&g

48、t;　　3.2.2待測信號(hào)脈沖計(jì)數(shù)器的仿真</p><p>　　圖3.4 測信號(hào)脈沖計(jì)數(shù)器的仿真</p><p>　　圖3.4顯示的是測信號(hào)脈沖計(jì)數(shù)器的仿真圖，以圖文的形式更直接的表現(xiàn)了信號(hào)脈沖的計(jì)數(shù)值，簡介明了。</p><p>　　3.3 鎖存與譯碼顯示控制電路模塊的仿真</p><p>　　3.3.1 譯碼顯示電路的仿真</p&g

49、t;<p>　　圖5.5 譯碼顯示電路的仿真圖</p><p>　　圖5.5顯示的是譯碼顯示電路的仿真圖，它直接用圖形詮釋了程序中語句的意思，讓人一目了然，更簡單的了解了模塊的作用。</p><p>　　5.3.2 鎖存與譯碼顯示控制模塊的仿真</p><p>　　圖3.6 鎖存與譯碼顯示控制電路的仿真圖</p><p>　　圖

50、3.6顯示的是鎖存與譯碼顯示控制電路的仿真圖，給人第一感覺很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。</p><p><b>　　4、實(shí)驗(yàn)調(diào)試結(jié)果</b></p><p>　　圖3.7 數(shù)字頻率計(jì)系統(tǒng)的仿真</p><p>　　圖3.7顯示的是數(shù)字頻率計(jì)系統(tǒng)的仿真圖，它系統(tǒng)的體現(xiàn)了所設(shè)計(jì)的頻率計(jì)的作用

51、。</p><p><b>　　三、結(jié)論及心得體會(huì)</b></p><p>　　EDA課程設(shè)計(jì)就要結(jié)束了，這次課程設(shè)計(jì)歷時(shí)近一個(gè)星期，通過這一個(gè)星期的學(xué)習(xí)，發(fā)現(xiàn)了自己的很多不足，發(fā)現(xiàn)了很多知識(shí)上的漏洞。同時(shí)也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。這次課程設(shè)計(jì)讓我學(xué)到了很多，不僅是鞏固了先前學(xué)的EDA技術(shù)的理論知識(shí)，而且也培養(yǎng)了我的動(dòng)手能力，更

52、令我的創(chuàng)造性思維得到拓展。在課程設(shè)計(jì)中一個(gè)人的力量是遠(yuǎn)遠(yuǎn)不夠的，真正的完成任務(wù)需要共同的智慧與勞動(dòng)，團(tuán)結(jié)協(xié)作是我們成功的一項(xiàng)非常重要的保證。在這個(gè)過程中，我也曾經(jīng)因?yàn)閷?shí)踐經(jīng)驗(yàn)的缺乏失落過，也曾經(jīng)仿真成功而熱情高漲。</p><p>　　還有一點(diǎn)是我們做任何事情都無法缺少的，那就是細(xì)心認(rèn)真。此次設(shè)計(jì)我們就深深地體會(huì)到了，由于編程的時(shí)候沒有做到足夠的細(xì)心，導(dǎo)致一串代碼弄混了。但是密密麻麻的英文字母混在一起，我始終沒有

53、發(fā)現(xiàn)。最終在調(diào)試的時(shí)候，就出現(xiàn)了問題。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時(shí)間都沒有找出問題的所在。這也讓我真正的明白了，科學(xué)的嚴(yán)謹(jǐn)性，它不允許出半點(diǎn)差錯(cuò)，否則后果會(huì)是比較麻煩的。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對待，才能順利的完成。</p><p>　　對我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。讓我知道了學(xué)無止境的道理。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一

54、座山峰的后面還有更高的山峰在等著你。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次課程設(shè)計(jì)必將成為我人生旅途上一個(gè)非常美好的回憶！</p><p><b>　　參考資料</b></p><p>　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.</p><p>　　[2] 潘松著.EDA技術(shù)與VHDL. 北京：清華大學(xué)出版社