eda課程設(shè)計(jì)-數(shù)字頻率計(jì)的設(shè)計(jì)

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文檔簡(jiǎn)介

1、　　目錄　　一、EDA、VHDL的簡(jiǎn)介·························&#

2、183;······················1　　1、EDA技術(shù)·········

3、;····································

4、83;······1　　2、硬件描述語言——VHDL························

5、;················1　　二、摘要················

6、;····································

7、83;······2　　三、設(shè)計(jì)任務(wù)　　1、課程設(shè)計(jì)內(nèi)容·················

8、;·······························2　　2、課程設(shè)計(jì)要求&

9、#183;····································

10、;···········2　　四、設(shè)計(jì)過程　　1、設(shè)計(jì)規(guī)劃流程圖············

11、····································5<

12、;/p>　　2、各模塊的原理及其程序·······························&#

13、183;··········4　?。?)十位進(jìn)制計(jì)數(shù)模塊····················&

14、#183;························5　　（2）閘門控制模塊······&#

15、183;····································

16、·····5　　(3)可自動(dòng)換擋基準(zhǔn)時(shí)鐘模塊·························&#

17、183;·············6　　(4)2—4譯碼器模塊·················&

18、#183;····························7　　(5)4選1選擇器模塊··

19、····································

20、3;·······7　　(6)LED燈模塊························

21、;···························8　　(7)譯碼顯示模塊····

22、····································

23、3;········8　　(8)4進(jìn)制計(jì)數(shù)器模塊······················

24、83;······················9五、器件編程與硬件下············&#

25、183;································10

26、　六、參考文獻(xiàn)···································

27、83;·················11　　七、心得體會(huì)··············

28、····································

29、3;··11　　EDA、VHDL的簡(jiǎn)介　　EDA技術(shù)　　EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局

30、布線及仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進(jìn)行三個(gè)方面的設(shè)計(jì)工作：IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。沒有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求。　　硬件描述語言——VHDL　　VHDL簡(jiǎn)介</

31、b>　　VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1

32、076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL

33、，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事　　VHDL的語言的特點(diǎn)　　VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀

34、的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 　　（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行

35、為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 　　（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng) 的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。　　（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有　　設(shè)計(jì)的再利用功能

36、。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 　　（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并　　自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 　　（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，

37、也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。　　二、摘要　　在科技高速發(fā)展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成，如：手機(jī)、平板等。將來的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊。各種家用電器多會(huì)

38、實(shí)現(xiàn)微電腦技術(shù)。電腦各部分在工作時(shí)多是一時(shí)間為基準(zhǔn)的。數(shù)字頻率計(jì)主要應(yīng)用于計(jì)算機(jī)、通訊設(shè)備、音視頻設(shè)備等科技領(lǐng)域。它是一種用十進(jìn)制數(shù)字，顯示被測(cè)量信號(hào)頻率的數(shù)字測(cè)量?jī)x器。它的基本功能是測(cè)量正弦信號(hào)以及方波信號(hào)以及其他各種單位時(shí)間內(nèi)變化的物理量。在進(jìn)行模擬、數(shù)字電路的設(shè)計(jì)、安裝、調(diào)試的過程中，由于其使用十進(jìn)制數(shù)顯示，測(cè)量迅速，精度高顯示直觀，所以經(jīng)常使用　　關(guān)鍵詞：EDA技術(shù)、VHDL語言、計(jì)時(shí)器

39、、數(shù)碼管　　設(shè)計(jì)任務(wù)　　課程設(shè)計(jì)內(nèi)容　　選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字頻率計(jì)，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語言輸入法和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，

40、連接外圍電路，完成實(shí)際測(cè)試。　　課程設(shè)計(jì)要求　?。?）頻率計(jì)的測(cè)量范圍為0-999kHz，量程分10kHz、100kHz和1000kHz三檔（最大讀數(shù)分別為9.99kHz、99.9kHz、999kHz）。　?。?）要求量程可根據(jù)被測(cè)量的大小自動(dòng)轉(zhuǎn)換，即當(dāng)計(jì)數(shù)器溢出時(shí)，產(chǎn)生

41、一個(gè)換擋信號(hào)，讓整個(gè)計(jì)數(shù)時(shí)間減少為原來的十分之一，從而實(shí)現(xiàn)換擋功能。　　（3）要求實(shí)現(xiàn)溢出報(bào)警功能，即當(dāng)頻率高于999kHz時(shí)，產(chǎn)生一個(gè)報(bào)警信號(hào)，點(diǎn)亮LED燈，從而實(shí)現(xiàn)溢出報(bào)警功能。　　設(shè)計(jì)過程　　設(shè)計(jì)規(guī)劃流程圖

42、　　系統(tǒng)組成框圖　　各模塊的原理及程序　　系統(tǒng)的整體組裝設(shè)計(jì)原理圖　?。?）十位進(jìn)制計(jì)數(shù)器代碼： 　　library ieee;

43、　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt10v is　　port(clr:in std_logic;　　clk:in std_logic;

44、　　cout:out std_logic;　　en:in std_logic;　　cq:out std_logic_vector(3 downto 0));　　end cnt10v;　　architecture example1 of cnt10v is

45、　　begin　　process(clr,clk,en)　　variable cqi:std_logic_vector(3 downto 0);　　begin<p&g

46、t;　　if clr=’1’ then cqi:=(others=>’0’);　　elsif clk’event and clk=’1’then　　if en=’1’ then　　if cqi<9 then cqi:=cqi+1;　　else cqi:=(ot

47、hers=>’0’);　　end if;　　end if;　　end if;　　if cqi=9 then cout<=’1’;

48、;　　else cout<=’0’;　　end if;　　cq<=cqi;　　end process;　　end;</

49、p>　?。?）閘門控制模塊代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　entity testctl is　　port(clk:in std_logic;<p&

50、gt;　　clr_cnt:out std_logic;　　tsten:out std_logic;　　load:out std_logic);　　end;　　architecture example4 of testctl is<

51、;/p>　　signal a:std_logic;　　begin　　process(clk)　　begin　　if clk’event and clk=’1’ then

52、　　a<=not a;　　end if;　　end process;　　process(clk,a)　　begin</b&g

53、t;　　if a=’0’and clk=’0’ then　　clr_cnt<=’1’;　　else clr_cnt<=’0’;　　end if;　　end process;<

54、/p>　　load<=not a;　　tsten<=a;　　end;　　可自動(dòng)換擋模塊代碼：　　LIBRARY IEEE;<p

55、>　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY mux3 IS　　PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　y:OUT STD_LOGIC;　　o:OUT STD_LOGIC;

56、;　　input0:in STD_LOGIC;　　input1:in STD_LOGIC;　　INPUT2:in STD_LOGIC);　　END mux3;　　ARCHITECTURE example5 OF

57、mux3 IS　　BEGIN　　PROCESS(input0,input1,input2,a)　　BEGIN　　CASE a IS&l

58、t;p>　　WHEN”0000”=>y<=input0;　　WHEN”0001”=>y<=input1;　　WHEN”0010”=>y<=input2;　　WHEN OTHERS=>y<=’0’;o<=’1’;&

59、lt;b>　　END CASE;　　END PROCESS;　　END;　?。?）2-4譯碼器模塊代碼：　　library ieee;　　use ieee.std_l

60、ogic_1164.all;　　entity choose_decoder is　　port(sel: in std_logic_vector(1 downto 0);　　choose: out std_logic_vector(3 downto 0));　　end c

61、hoose_decoder;　　architecture rtl of choose_decoder is　　begin　　process(sel)　　begin<p

62、>　　case sel is　　when”00”=>choose<=”0001”;　　when”01”=>choose<=”0010”;　　when”10”=>choose<=”0100”;　　when”11”=>choos

63、e<=”1000”;　　when others=>choose<=”ZZZZ”;　　end case;　　end process;　　end rtl;&l

64、t;p>　　（5）4選1選擇器代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　entity mux41a is　　port(datain0,datain1,datain2,datain3:in std_logic_

65、vector(3 downto 0);　　s:in std_logic_vector(1 downto 0);　　y:out std_logic_vector(3 downto 0));　　end entity mux41a;　　architecture bhv of m

66、ux41a is　　begin　　process(s)　　begin　　case (s) is　　when “00” =>y<=datain0

67、;　　when “01” =>y<=datain1;　　when “10” =>y<=datain2;　　when “11” =>y<=datain3;　　end case;

68、　　end process;　　end architecture bhv ;　　LED燈模塊代碼：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&l

69、t;p>　　ENTITY dec7s IS　　PORT(din:IN BIT_VECTOR(3 DOWNTO 0);　　dout: OUT BIT_VECTOR(6 DOWNTO 0));　　END;　　ARCHITECTURE

70、 example2 OF dec7s IS　　BEGIN　　PROCESS(din)　　BEGIN　　CASE din IS　　WHEN”0000”=&g

71、t; dout <=”0111111”;　　WHEN”0001”=> dout <=”0000110”;　　WHEN”0010”=> dout <=”1011011”;　　WHEN”0011”=> dout <=”1001111”;

72、;　　WHEN”0100”=> dout <=”1100110”;　　WHEN”0101”=> dout <=”1111101”;　　WHEN”0110”=> dout <=”0111111”;　　WHEN”0111”=> dout <=”0000111”;<

73、/p>　　WHEN”1000”=> dout <=”1111111”;　　WHEN”1001”=> dout <=”1101111”;　　WHEN”1010”=> dout <=”1110111”;　　WHEN”1011”=> dout <

74、;=”1111100”;　　WHEN”1100”=> dout <=”0111001”;　　WHEN”1101”=> dout <=”1011110”;　　WHEN”1110”=> dout <=”1111001”;　　WHEN”111

75、1”=> dout <=”1100001”;　　WHEN OTHERS=> NULL;　　END CASE;　　END PROCESS;　　END example2;<

76、b>　　譯碼顯示模塊代碼：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY REG16 IS　　PORT(DIN0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);<

77、/p>　　DIN1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DIN2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　LOAD:IN STD_LOGIC;　　DOUT0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);&

78、lt;/p>　　DOUT1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DOUT2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DOUT3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END REG16;&

79、lt;/p>　　ARCHITECTURE example OF REG16 IS　　BEGIN　　PROCESS(LOAD)　　BEGIN　　IF LOAD’event

80、 and LOAD=’1’THEN　　DOUT0<=DIN0;　　DOUT1<=DIN1;　　DOUT2<=DIN2;　　DOUT3<=DIN3;　　END IF;&l

81、t;/p>　　END PROCESS;　　END example;　　(8)4進(jìn)制計(jì)數(shù)器模塊代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use i

82、eee.std_logic_unsigned.all;　　entity count4 is　　port(clk:in std_logic;　　s:out std_logic_vector(1 downto 0));　　end count4;<

83、p>　　architecture rt1 of count4 is　　signal sel_tmp: std_logic_vector(1 downto 0);　　begin　　process(clk)　　be

84、gin　　if (clk’event and clk= ‘1’) then　　if(sel_tmp= “11”) then　　sel_tmp<=(others=>’0’);　　else

85、;　　sel_tmp<=sel_tmp+1;　　end if;　　end if;　　s<=sel_tmp;　　end process;&l

86、t;p>　　end rt1;　　五、器件編程與硬件下載　　1.在Quartus軟件中為頂層文件選擇好芯片類型，選擇引腳后進(jìn)行編譯。 　　將實(shí)驗(yàn)箱端口與計(jì)算機(jī)相應(yīng)端口連接，檢測(cè)試驗(yàn)箱是否可以使用，經(jīng)檢測(cè)無誤后，關(guān)閉試驗(yàn)箱，將主芯片標(biāo)號(hào)對(duì)應(yīng)頂層文件相應(yīng)引腳標(biāo)號(hào)連線到相應(yīng)器

87、件處。即輸入時(shí)鐘信號(hào)端接試驗(yàn)箱時(shí)鐘發(fā)生電路CLK輸出端(用1024MHz信號(hào))按照模式電路模5進(jìn)行引腳鎖定，進(jìn)行下載。　　進(jìn)行引腳鎖定，進(jìn)行下載　　六、參考文獻(xiàn)　　【1】潘松，黃繼業(yè)，潘明，EDA技術(shù)實(shí)用教程，第4版，北京：科學(xué)出版社，2010<

88、p>　　【2】詹仙寧，田耘。VHDL開放精解與實(shí)例剖析。北京：電子工業(yè)出版社，2009　　【3】潘松，王國(guó)棟。VHDL實(shí)用教程（修訂版）。成都：成都電子科技大學(xué)出版社，2001　　七、心得體會(huì)　　經(jīng)過兩周時(shí)間的EDA課程設(shè)計(jì)，我收獲很多。它不僅增進(jìn)了我對(duì)EDA課程設(shè)計(jì)的

89、了解，更讓我熟悉了從開始的論證分析到軟件程序的調(diào)試、仿真，再到下載程序、調(diào)試硬件、實(shí)現(xiàn)產(chǎn)品功能這一設(shè)計(jì)流程。雖然其中困難重重,但是還是錯(cuò)過了。心得體會(huì)如下： 　　這次EDA課程設(shè)計(jì)，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。讓我明白理論的東西與實(shí)際操作還是有一段距離，之前看過實(shí)驗(yàn)操作，可是到了自己操作時(shí)才

90、發(fā)現(xiàn)并不是所有的東西和自己想的一樣。　　在程序編寫時(shí)，先要在心中規(guī)劃一個(gè)大概流程，然后編寫，經(jīng)過與其他同學(xué)多次合作，在進(jìn)行編譯時(shí)出現(xiàn)了許多問題，大部分問題是代碼輸入有無導(dǎo)致編譯出錯(cuò)，經(jīng)過反復(fù)對(duì)比查找程序，進(jìn)行修正，有問題通過老師幫助下才順利解決。　　通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐

91、相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。　　綜合而言，這次課程設(shè)計(jì)還是比較成功的，在設(shè)計(jì)中遇到的困難在老師和全組同學(xué)的努力下也都迎刃而解。覺得平時(shí)所學(xué)的知識(shí)有了實(shí)際

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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