eda課程設計--八位十進制頻率計

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文檔簡介

1、　　《EDA》　　課程設計報告　　目錄　　一、實驗目的··········

2、83;·········　　二、實驗要求····················&l

3、t;p>　　三、設計思路····················　　四、設計原理·········&#

4、183;··········　　五、設計仿真····················</p&

5、gt;　　1 、十進制仿真···················　　2 、譯碼仿真········

6、3;············　　3 、頻率控制仿真·················

7、　　4 、各功能模塊圖·················　　六、實驗現象···········

8、83;········　　七、設計源碼····················

9、;　　1 、十進制源碼···················　　2 、譯碼源碼···········

10、;··········　　3 、頻率控制源碼·················　　4

11、、掃描模塊源碼·················　　5 、32位鎖存器源碼·············

12、;··　　八、設計體會····················　　一、實驗目的

13、　　1）鞏固這學期所學的EDA理論知識，通過實驗的分析、設計及完成來加深對所學知識的應用。　　2）提高理論結合實際應用的能力，學會活學活用、查閱資料，并能自己動手設計簡單的完整電路。　　3）學習設計8位十進制頻率計數器，掌握其中的設計思路、原理、方法、步驟，并觀察現象給出體會。<b&g

14、t;　　二、實驗要求　　1) 設計一個能測量1～99999999Hz 頻率輸入信號的頻率計。　　2) 輸出結果在八個十進制計數的數碼管上掃描顯示。　　3) 按要求寫好設計報告。　　三、設計思路</p&g

15、t;　　由一位十進制計數計的設計原理可知，要設計八位十進制必須有的模塊：十進制計數模塊，頻率控制模塊，32位鎖存模塊，掃描模塊，譯碼模塊。又因為頻率測量的工作原理是計算每秒鐘內測量信號的脈沖數，這就要求頻率計數模塊的使能信號en 能產生一個1秒脈沖的周期信號，并對頻率計的每一計數器count10的ena 使能端進行同步控制。先輸入1HZ的信號，對其2分頻，且占空比為1:1,則高、低電平各占1 S。當en 高電平時，

16、允許計數；低電平時，停止計數，并保持其所計的計數值。在停止計數期間，首先需要一個鎖存信號load 的上跳沿將計數器在前一秒的計數值鎖存在32位鎖存器reg32b 中，并由外部的7段譯碼器譯出并穩(wěn)定顯示。鎖存信號后，并須有一個清零信號rst-cnt對計數器清零，為下一秒的計數操作做準備。計數器count 10設計要求：有一時鐘使能輸入端，用于鎖定計數值。當高、電平時計數時允許，低電平禁止計數　　寄

17、存器的reg 32b 的設計要求是：若已知32位的BCD碼存在于模塊的輸入口，在鎖存信號load的上升沿即被鎖存到寄存器reg 32b 內部，并由reg 32b輸出口輸出，然后由外部的7段譯碼器譯出能在譯碼管譯出并顯示出相應的數值。　　四、設計原理　　因為頻率計的測量思路是一秒內的脈沖數目，則測定信號的頻率必須有一個

18、為1S的輸入信號脈沖計數允許的信號，1S計數結束后，計數值被鎖存鎖存器，計數器清零，為下一測量周期做好準備。測量控制信號可以由一個獨立的發(fā)生器來產生。　　五、設計仿真　　1、十進制計數計仿真圖形：　　2、譯碼模塊仿真圖形：　　3、頻率

19、控制模塊仿真：　　4、各功能模塊圖：　　十進制模塊 32位鎖存器模塊掃描模塊　　頻率控制模塊譯碼模塊　　六、實驗現象&l

20、t;/b>　　1、由實驗原理可知，各模塊的連接的連接電路圖如下所示：　　（其中clk 為輸入信號，clk 1為輸入1Hz 的時鐘信號，clk 2為掃描信號，clr 為復位信號，A B C D E F G H為數碼管對應輸出管腳，sel 0 sel1 sel2為對數碼管的選擇信號。）

21、　2、引腳鎖定：　　3、時序仿真波形：　　4、編譯下載：　　5、試驗箱現象：　　七、設計源碼<

22、/p>　　1 、十進制模塊源碼　　library ieee;　　use ieee.std_logic_1164.all;　　entity count10 is　　port(clk: in std_logic;<p

23、>　　clr: in std_logic;　　ena: in std_logic;　　cq : out integer range 0 to 9;　　carry_out: out std_logic);　　end count10;<

24、;p>　　architecture behav of count10 is　　signal cqi: integer range 0 to 9;　　begin　　process(clr,clk,ena)　　be

25、gin　　if(clr='1') then 　　cqi<=0;　　elsif(clk'event and clk='1') then　　if(ena='1

26、9;) then　　if(cqi=9) then 　　cqi<=0;　　carry_out<='1';　　else 　　cqi

27、<=cqi+1;　　carry_out<='0';　　end if;　　end if;　　end if;&

28、lt;p>　　end process;　　cq<=cqi;　　end behav;　　2 、譯碼器源碼　　LIBRARY IEEE;　　USE

29、 IEEE.STD_LOGIC_1164.ALL;　　ENTITY YIMA IS　　PORT(S: IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　A,B,C,D,E,F,G,H: OUT STD_LOGIC);　　END YIMA

30、;　　ARCHITECTURE BEHAV OF YIMA IS　　SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);

31、;　　BEGIN　　DATA<=S;　　PROCESS(DATA)　　BEGIN　　CASE DATA IS　　WHEN &q

32、uot;0000"=>DOUT<="00111111";　　WHEN "0001"=>DOUT<="00000110";　　WHEN "0010"=>DOUT<="01011011";&

33、lt;p>　　WHEN "0011"=>DOUT<="01001111";　　WHEN "0100"=>DOUT<="01100110";　　WHEN "0101"=>DOUT<="01101101&qu

34、ot;;　　WHEN "0110"=>DOUT<="01111101";　　WHEN "0111"=>DOUT<="00000111";　　WHEN "1000"=>DOUT<=

35、"01111111";　　WHEN "1001"=>DOUT<="01101111";　　WHEN "1010"=>DOUT<="01110111";　　WHEN "1011&qu

36、ot;=>DOUT<="01111100";　　WHEN "1100"=>DOUT<="00111001";　　WHEN "1101"=>DOUT<="01011110";　　W

37、HEN "1110"=>DOUT<="01111001";　　WHEN "1111"=>DOUT<="01110001";　　WHEN OTHERS=>DOUT<="00000000";<p

38、>　　END CASE;　　END PROCESS;　　H<=DOUT(7);　　G<=DOUT(6);　　F<=DOUT(5);　　E<=DOUT(4);<

39、;/p>　　D<=DOUT(3);　　C<=DOUT(2);　　B<=DOUT(1);　　A<=DOUT(0);　　END BEHAV;　　3 、頻率控制器源碼

40、;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity testctl is　　port(clk : in std_logic;

41、　　tsten : out std_logic;　　clr_cnt : out std_logic;　　load : out std_logic);　　end testctl;　　architecture behav of tes

42、tctl is　　signal div2clk : std_logic;　　begin　　process(clk)　　begin　　if(clk'

43、event and clk='1') then 　　div2clk<=not div2clk;　　end if;　　end process;　　process(clk,div2clk)&l

44、t;p>　　begin　　if(clk='0' and div2clk='0') then　　clr_cnt<='1';　　else

45、clr_cnt<='0';　　end if;　　end process;　　load<=not div2clk;　　tsten<=div2clk;　　end

46、behav;　　4 、掃描模塊源碼　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

47、　　entity sanmiao is　　port(clk : in std_logic;　　din : in std_logic_vector(31 downto 0);　　daout: out std_logic_vector(3 downto 0);　　sel :

48、out std_logic_vector(2 downto 0));　　end sanmiao;　　architecture behav of sanmiao is　　signal sec : std_logic_vector(2 downto 0);

49、　begin　　process(clk)　　begin　　if(clk'event and clk='1') then 　　if(sec="111") then<

50、/p>　　sec<="000";　　else　　sec<=sec+1;　　end if;　　end if;</b

51、>　　end process;　　process(sec,din(31 downto 0))　　begin　　case sec is　　when "000"=>

52、daout<=din(3 downto 0);　　when "001"=>daout<=din(7 downto 4);　　when "010"=>daout<=din(11 downto 8);　　when "011"=&

53、gt;daout<=din(15 downto 12);　　when "100"=>daout<=din(19 downto 16);　　when "101"=>daout<=din(23 downto 20);　　when "110

54、"=>daout<=din(27 downto 24);　　when "111"=>daout<=din(31 downto 28);　　when others=>null;　　end case;

55、　　end process;　　sel<=sec;　　end behav;　　5 、32位鎖存器源碼　　library ieee;　　use ieee.std_lo

56、gic_1164.all;　　entity reg32b is　　port( load : in std_logic;　　rst: in std_logic;　　din: in std_logic_vector(31 downto 0);<p

57、>　　dout:out std_logic_vector(31 downto 0));　　end reg32b;　　architecture behav of reg32b is　　signal data:std_logic_vector(31 downto 0);

58、　　begin　　process(rst,load)　　begin　　if rst='1' then　　data<=(others=>'0');<

59、/p>　　elsif(load'event and load='1') then　　data<=din;　　end if;　　dout<=data;　　end proce

60、ss;　　end behav;　　八、設計體會　　經過近一周的實驗，終于成功的把八位十進制頻率計做出來了，成功的喜悅不言而喻。但經過這次設計讓我認識了自己的很多不足，理論的缺失和實驗的缺乏讓我在做設計的時候吃了不少苦頭，開始的幾天一直像只無頭蒼蠅，雖然一直在做，但毫無成果可言

61、。后來看著同學們陸續(xù)出了結果，心里更是萬分焦急，但我知道焦急和抱怨是沒有用的，只有靜下心來認真分析才能出結果，經過查閱資料及老師和同學的幫助，我對八位十進制頻率計有了清晰的認識，再結合書本一個大致的框圖便出現了，經過不斷修改及調試，最后終于出現了實驗結果，很是高興！　　非常感謝*老師及同學們的幫助！希望自己在以后的學習中能真正學習到知識，而不是僅僅停留在表層。只有不斷鉆研，才能出成果；只有不斷攀

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