5常見錯誤及其原因分析

1、595.5常見錯誤及其原因分析初學(xué)VHDL，往往會碰到不少問題和錯誤。例如：綜合時出現(xiàn)警告和錯誤、編譯無法通過等問題，使得設(shè)計無法實現(xiàn)；或者程序，綜合等均通過，但不能得到正確的仿真結(jié)果，即所設(shè)計的硬件與原意要求不符等等。通過資料的收集和歸納，總結(jié)出以下一些注意事項，常見問題及錯誤，并提出改正方案，以供參考。5.5.1避免語法錯誤VHDL規(guī)定了一些固定的描述格式，用于描述各種不同的功能，在Xilinx或MaxplusⅡ環(huán)境下，關(guān)鍵字會以藍(lán)

2、色顯示，端口寬度會以紫色顯示，以示區(qū)別，黑色字則是可由用戶自定義的名稱、數(shù)值等。下面幾個簡單的例子作說明：1.端口的定端口的定義端口的定義為：pt(端口名，端口名：端口類型（空格）端口寬度)；entitysztopisPt(clk:instd_logicringsz:outstd_logic――定義多個相同類型的端口，用逗號格開hour:instd_logic_vect(3downto0)――4位數(shù)據(jù)sec:outstd_logic_v

3、ect(6downto0)――7位數(shù)據(jù))endsztop2.信號和信號和變量的定量的定義信號定義：SIGNAL信號名：數(shù)據(jù)類型；signala:std_logicsignalb:std_logic_vect(2downto0)變量定義：VARIABLE變量名:數(shù)據(jù)類型variablec0c1:integervariabled:integerrange0to256variablecnt:std_logic_vect(3downto0)3.

4、CASE語句61process(clk)variableclk1:integerrange0to32定義變量beginifclkeventclk=1thenclk1:=clk11變量賦值ifclk1=16thenps0=1信號賦值elsifclk1=32thenps0=0clk1:=0endifendifps=ps0endprocess下面舉例說明信號與變量用法的區(qū)別:【例5.5.2】entitydffisPt(clkd:instd_l