fpga面試---數(shù)電部分

1、FPGA大公司面試筆試數(shù)電部分ASIC工程師1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。〔補充〕：同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入x有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)

2、器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別：同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。3：時序設(shè)計的實質(zhì)：電路設(shè)

3、計的難點在時序設(shè)計，時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立保持時間的而要求。4：建立時間與保持時間的概念？建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。不考慮時鐘的skew，D2的建立時間不能大于（時鐘周期TD1數(shù)據(jù)最遲到達時間T1maxT2max）；保持間不能大于（D1數(shù)據(jù)最快到達時間T1minT2min）；D2的數(shù)據(jù)將進入亞穩(wěn)

4、態(tài)并向后級電路傳播5：為什么觸發(fā)器要滿足建立時間和保持時間？因為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時需要經(jīng)過一個恢復(fù)時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入信號對于本級時鐘可能不滿足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)

5、態(tài)的傳播。（比較容易理解的方式）換個方式理解：需要建立時間是因為觸發(fā)器的D段像一個鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級門的狀態(tài)需要一段穩(wěn)定時間；需要保持時間是因為在時鐘沿到來之后，觸發(fā)器要通過反饋來所存狀態(tài)，從后級門傳到前級門需要時間。6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也是一個異步電路同步化的問題，具體的可以參考《EDACN技術(shù)月刊20050401》。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達一個可以確認的狀態(tài)。

6、使用兩級觸發(fā)器來3：指定FPGACPLD的電氣標準和引腳位置。10：FPGA設(shè)計工程師努力的方向：SOPC，高速串行IO，低功耗，可靠性，可測試性和設(shè)計驗證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發(fā)展。芯片可測、可驗證，正在成為復(fù)雜設(shè)計所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時間提前，這也是一些公司花大力氣設(shè)計仿真平臺的原因。另外隨

7、著單板功能的提高、成本的壓力，低功耗也逐漸進入FPGA設(shè)計者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說altera、xilinx都在根據(jù)自己的芯片特點整理如何降低功耗的文檔。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊?，學無止境，當掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問題了。11：對于多位的異步信號如何進行同步？對以一位的異步信號可以使用

8、一位同步器進行同步，而對于多位的異步信號，可以采用如下方法：1：可以采用保持寄存器加握手信號的方法（多數(shù)據(jù)，控制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu)根據(jù)應(yīng)用的不同而不同；3：異步FIFO。（最常用的緩存單元是DPRAM）12：FPGA和CPLD的區(qū)別？FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門