xilinx內(nèi)嵌快存儲器的使用

1、1 / 5Xilinx公司提供了大量的存儲器資源，包括了內(nèi)嵌的塊存儲器、分布式存儲器以及16位的移位寄存器.利用這些資源可以生成深度、位寬可配置的RAM、 ROＭ、FIFＯ以及移位寄存器等存儲邏輯。其中,塊存儲器是硬件存儲器,不占用任何邏輯資源，其余兩類都是Xilinx專有的存儲結構,由FPGA芯片的查找表和觸發(fā)器資源構建的,每個查找表可構成1６ 1位的分布式存儲器或移位寄存器。一般來講，塊存儲器是寶貴的資源,通常用于大數(shù)據(jù)量的應用場合

2、，而其余兩類用于小數(shù)據(jù)量環(huán)境。１.塊存儲器的組成和功能介紹在Xilｉｎｘ FPGA中，塊ＲAM是按照列來排列的,這樣保證了每個CＬB單元周圍都有比較接近的塊RＡM用于存儲和交換數(shù)據(jù)。與塊RAＭ接近的是硬核乘加單元，這樣不僅有利于提高乘法的運算速度,還能形成微處理器的雛形，在數(shù)字信號處理領域非常實用.例如,在Spartan 3E系列芯片中，塊RAM分布于整個芯片的邊緣，其外部一般有兩列CLＢ，如圖4—120所示，可直接對輸入數(shù)據(jù)進行大規(guī)模

3、緩存以及數(shù)據(jù)同步操作，便于實現(xiàn)各種邏輯操作。圖4-1２0 Sｐartaｎ3Ｅ系統(tǒng)芯片中塊RＡM的分布圖塊RAM幾乎是ＦＰGA器件中除了邏輯資源之外用得最多的功能塊，Xilｉnx的主流 ＦＰGＡ芯片內(nèi)部都集成了數(shù)量不等的塊RAM硬核資源，速度可以達到數(shù)百兆赫茲，不會占用額外的CLＢ資源,而且可以在IＳE環(huán)境的IP核生成器中靈活地對RAM進行配置，構成單端口RAM、簡單雙口ＲAＭ、真正雙口RＡＭ、ROM（在RＡM中存入初值）和ＦIＦO等應用

4、模式,如圖４—１2１所示.同時,還可以將多個塊RＡＭ通過同步端口連接起來構成容量更大的塊RＡM。圖4－12１ 塊RＡＭ組合操作示意圖1)單端口RAM模式單端口ＲAＭ的模型如圖4－12２所示，只有一個時鐘源CLK,WE為寫使能信號，EＮ為單口ＲAM使能信號，SSR為清零信號，ADＤR為地址信號，DI和DＯ分別為寫入和讀出數(shù)據(jù)信號。3 / 5圖4—１２４ Xilｉnx真正雙端口塊RAM的示意模型真正雙端口RAM模式在很多應用中可以增加存儲帶

5、寬。例如,在包含嵌入式處理器MiroBlazｅ和DMA控制器系統(tǒng)中，采用真正雙端口RAM模式會很方便；相反，如果在這樣的一個系統(tǒng)中，采用簡單雙端口RAM模式,當處理器和DＭA控制器同時訪問RAM時，就會出現(xiàn)問題。真正雙端口RＡM模式支持處理器和DMA控制器同時訪問,這個特性避免了采用仲裁的麻煩,同時極大地提高了系統(tǒng)的帶寬。一般來講，在單個塊RAＭ實現(xiàn)的真正雙端口RAM模式中,能達到的最寬數(shù)據(jù)位為３6比特＊5１２，但可以采用級聯(lián)多個塊RＡ

6、M的方式實現(xiàn)更寬數(shù)據(jù)位的雙端口RＡM.當兩個端口同時向同一個地址單元寫入數(shù)據(jù)時，寫沖突將會發(fā)生，這樣存入該地址單元的信息將是未知的。要實現(xiàn)有效地向同一個地址單元寫入數(shù)據(jù),A 端口和Ｂ端口時鐘上升沿的到來之間必須滿足一個最小寫周期時間間隔.因為在寫時鐘的下降沿，數(shù)據(jù)被寫入塊RＡM中,所以A端口時鐘的上升沿要比B端口時鐘的上升沿晚到來１/2個最小寫時鐘周期,如果不滿足這個時間要求，則存入此地址單元的數(shù)據(jù)無效。4）ROM模式塊RAM還可以配置

7、成ROM，可以使用存儲器初始化文件（。coe）對ＲOＭ進行初始化，在上電后使其內(nèi)部的內(nèi)容保持不變,即實現(xiàn)了ROＭ功能。5)FIFO模式FIFO即先入先出，其模型如圖4－125所示。在ＦIＦＯ具體實現(xiàn)時，數(shù)據(jù)存儲的部分是采用簡單雙端口模式操作的,一個端口只寫數(shù)據(jù)而另一個端口只讀數(shù)據(jù),另外在RＡM(塊RAM和分布式ＲＡＭ）周圍加一些控制電路來輸出指示信息。ＦＩFＯ最重要的特征是具備“滿（FULＬ)“和“空（EMPTY)”的指示信號，當FUＬ