基于FPGA的PLL+DDS的頻率合成器.pdf

1、為得到一系列的不同頻率的信號(hào)，對(duì)輸入標(biāo)準(zhǔn)的參考頻率源進(jìn)行算術(shù)運(yùn)算，這種技術(shù)被稱為頻率合成技術(shù)。頻率合成器在近現(xiàn)代電子系統(tǒng)和裝備當(dāng)中的應(yīng)用極為廣泛，在航空、信息交換、儀器儀表、信息對(duì)抗等領(lǐng)域都能見(jiàn)到頻率合成器的身影。頻率合成理論提出的比較早，20世紀(jì)30年代就有人涉獵該領(lǐng)域的研究，在人們不斷努力下，該項(xiàng)技術(shù)有了很大的發(fā)展。如今，人們想要實(shí)現(xiàn)頻率合成已經(jīng)有四個(gè)方法可以選取，即直接模擬頻率合成技術(shù)(DAS)、鎖相環(huán)頻率合成技術(shù)、直接數(shù)字頻率合

2、成技術(shù)、以及DDS和鎖相環(huán)結(jié)合的混合式頻率合成技術(shù)。
　　本文設(shè)計(jì)了一個(gè)基于FPGA的DDS+PLL頻率合成器。DDS+PLL頻率合成的優(yōu)勢(shì)就在于，這兩項(xiàng)技術(shù)的結(jié)合使彼此的優(yōu)點(diǎn)相得益彰，同時(shí)，是彼此的缺點(diǎn)得到很大的彌補(bǔ)。DDS彌補(bǔ)了PLL分辨率較低的劣勢(shì)，PLL彌補(bǔ)了DDS輸出頻率不夠高的缺陷。
　　本文設(shè)計(jì)的DDS激勵(lì)PLL的頻率合成器，選用的是CycloneⅢ系列器件，輸入頻率設(shè)定為50MHz，相位累加器位數(shù)設(shè)定為10，