版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)
文檔簡(jiǎn)介
1、 Verilog數(shù)字系統(tǒng)設(shè)計(jì)代碼 90 例合肥工業(yè)大學(xué)宣城校區(qū) 微電子科學(xué)與工程 Verilog 數(shù)字系統(tǒng)設(shè)計(jì)選一的多路選擇器.......................................................................................................2141、數(shù)據(jù)流建模描述方式:一位全加器...............................
2、...............................................2242、行為建模方式設(shè)計(jì)一位加法器...................................................................................2243、混合設(shè)計(jì)方式設(shè)計(jì)一位全加器......................................................
3、.............................2244、數(shù)據(jù)流描述方式對(duì)四選一多路選擇器建模...............................................................2345、行為建模方式設(shè)計(jì)四選一多路選擇器.......................................................................2346、用 RTL 級(jí)建
4、模方式設(shè)計(jì)此電路..................................................................................2447、四位全加器...................................................................................................................2448、
5、組合邏輯電路...............................................................................................................2449、單向三態(tài)端口............................................................................................
6、...................2550、單向總線緩沖器...........................................................................................................2551、雙向三態(tài)端口.......................................................................
7、........................................2552、雙向總線緩沖器...........................................................................................................2653、2 選 1 多路選擇器.............................................
8、...........................................................2654、多路比較器...................................................................................................................2755、帶使能端的 3-8 譯碼器..................
9、...........................................................................2856、4 位二進(jìn)制到格雷碼的轉(zhuǎn)換器....................................................................................2957、時(shí)序邏輯電路...............................
10、................................................................................3058、JK 觸發(fā)器......................................................................................................................3159、D 觸發(fā)器.
11、.......................................................................................................................3260、帶異步復(fù)位端 D 觸發(fā)器....................................................................................
12、...........3261、帶異步置位端 D 觸發(fā)器...............................................................................................3262、帶有異步置位和復(fù)位的 D 觸發(fā)器............................................................................
13、...3363、帶有同步復(fù)位的 D 觸發(fā)器...........................................................................................3364、帶同步置位端的上升沿觸發(fā)器....................................................................................3365、帶
14、異步復(fù)位端和輸出使能端的上升沿觸發(fā)器............................................................3466、鎖存器:電平觸發(fā)的存儲(chǔ)器單元,基本 SR 鎖存器.................................................3467、透明鎖存器......................................................
15、..............................................................3568、基本 N 位同步計(jì)數(shù)器...................................................................................................3569、帶有異步復(fù)位、同步計(jì)數(shù)使能和可預(yù)置的十進(jìn)制計(jì)數(shù)器..............
16、..........................3570、格雷碼計(jì)數(shù)器................................................................................................................3671、四位移位寄存器...........................................................
17、.................................................3772、8 位串入串出移位寄存器.............................................................................................3773、利用移位寄存器產(chǎn)生順序脈沖...........................................
18、.........................................3874、可輸出輸入信號(hào)的 2 分頻信號(hào)、4 分頻信號(hào)和 8 分頻信號(hào)的分頻器.....................3875、分頻系數(shù)為 12 的分頻器..............................................................................................3976、分頻
19、系數(shù)為 6,占空比為 1:5 的偶數(shù)分頻器..............................................................3977、3 分頻占空比為 1:1 的奇數(shù)分頻器..............................................................................4078、分頻系數(shù)為 5、占空比為 1:1 的奇數(shù)分頻器.......
20、.......................................................4179、分頻系數(shù)為 7、占空比為 1:6 的奇數(shù)分頻器..............................................................4280、帶使能端和復(fù)位端的時(shí)鐘同步 8 位寄存器組邏輯...............................................
21、.....4281、自觸發(fā) always 塊...........................................................................................................4282、1001 序列信號(hào)檢測(cè)器..........................................................................
溫馨提示
- 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
- 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
- 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
- 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
- 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
- 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
- 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。
最新文檔
- verilog數(shù)字系統(tǒng)設(shè)計(jì)90例
- verilog數(shù)字系統(tǒng)設(shè)計(jì)第11次報(bào)告
- 基于verilog hdl數(shù)字系統(tǒng)設(shè)計(jì)--交通燈
- verilog數(shù)字鐘
- 基于verilog數(shù)字鐘設(shè)計(jì)報(bào)告
- verilog-數(shù)字鐘課程設(shè)計(jì)
- 數(shù)字電路時(shí)鐘設(shè)計(jì)verilog語言編寫--
- 基于Verilog HDL的數(shù)字邏輯虛擬實(shí)驗(yàn)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf
- 數(shù)字均衡器的設(shè)計(jì)及Verilog實(shí)現(xiàn).pdf
- verilog秒表設(shè)計(jì)
- 基于Verilog語言的FPAA芯片數(shù)字電路設(shè)計(jì).pdf
- 課程設(shè)計(jì)---基于verilog hdl數(shù)字頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)
- verilog課程設(shè)計(jì)2
- 基于verilog交通燈仿真系統(tǒng)設(shè)計(jì)與仿真
- des加密verilog模塊設(shè)計(jì)
- 基于verilog hdl交通燈控制系統(tǒng)設(shè)計(jì)
- 串口通訊設(shè)計(jì)之verilog實(shí)現(xiàn)
- 用verilog hdl設(shè)計(jì)計(jì)數(shù)器
- 基于DCT的靜態(tài)圖像數(shù)字水印的Verilog HDL實(shí)現(xiàn).pdf
- 密碼鎖verilog課程設(shè)計(jì)
評(píng)論
0/150
提交評(píng)論