帶數(shù)字前臺校正的12位5MHz SAR ADC設計.pdf

1、在便攜式系統(tǒng)、數(shù)據(jù)采集系統(tǒng)及接口系統(tǒng)中，需要對信號進行采集并轉(zhuǎn)化為電信號并量化處理。而其中ADC是信號轉(zhuǎn)換系統(tǒng)的關鍵核心的模塊。對更高性能，更低功耗的ADC的需求不斷增加，不同類型的ADC也在研究中。然而對比所有不同類型的ADC結(jié)構，逐次逼近型（SAR）ADC因其架構簡潔，采用電壓逐次逼近的特性使得其非常適合于應用在像便攜式系統(tǒng)這種高精度中低速低功耗的應用環(huán)境中。
　　本研究在標準CMOS65nm工藝下，研究并設計了一種基于數(shù)字前

2、臺校正的12位5MHz SAR ADC。由于工藝的存在著絕對誤差，單位電容存在的失配大概為0.5％左右，DAC陣列中電容之間的失配成為限制ADC精度最大的因素。為了減小失配對ADC性能的影響，在比較了不同方式電容校正算法的優(yōu)劣后，本文采用數(shù)字前臺校正技術，通過在系統(tǒng)工作前的一段時間對電容大小進行校正，并把校正結(jié)果更新到每位電容所代表的體現(xiàn)這該位電容權重的寄存器中，在正常工作階段將量化的到的結(jié)果加上校正后的權重的影響得到校正后的碼字。數(shù)字

3、前臺校正就是在數(shù)字域?qū)γ恳晃浑娙荽笮∵M行校正，以達到較好的效果。通過Matlab建模，充分驗證了數(shù)字前臺校正技術的有效性和合理性，并確定了本文設計的12位5MHz SAR ADC的基本架構。其中，設計并采用了一種基于非二進制的冗余DAC陣列結(jié)構，該DAC采用分段結(jié)構，用以減小總電容大小以及功耗。由于冗余的引入，使得在前臺校正情況下或者正常工作情況下量化過程中導致的比較器失調(diào)或者 DAC建立不完全導致的比較錯誤都可以校正回正確值。本文還對