基于時(shí)域量化的逐次逼近型ADC研究與設(shè)計(jì).pdf

1、隨著通信行業(yè)、多媒體技術(shù)和數(shù)字化設(shè)備的快速發(fā)展，ADC作為模擬世界和數(shù)字世界溝通的橋梁，其性能向高速、高精度、低功耗方向發(fā)展。深亞微米工藝下數(shù)字電路的優(yōu)勢在于高速、低功耗，因此將數(shù)字電路的優(yōu)勢應(yīng)用在模數(shù)轉(zhuǎn)換器的設(shè)計(jì)中更能夠使其適應(yīng)發(fā)展需求。本文采用55 nm CMOS工藝，通過對各種結(jié)構(gòu)ADC以及混合結(jié)構(gòu)ADC的優(yōu)缺點(diǎn)進(jìn)行研究和分析，設(shè)計(jì)了一款基于時(shí)域量化的10位100MS/s逐次逼近型ADC。
　　首先，模擬電路的發(fā)展趨勢之一是

2、改變信號的表征方式，為了實(shí)現(xiàn)信號的時(shí)域表征，本文詳細(xì)分析了時(shí)域量化的核心電路，包括電壓時(shí)間轉(zhuǎn)換器 VTC、時(shí)間數(shù)字轉(zhuǎn)換器 TDC。通過對這兩個(gè)核心電路的分析和比較提出了本文中采用的時(shí)域量化電路結(jié)構(gòu)，其中VTC電路采用脈寬調(diào)制結(jié)構(gòu)實(shí)現(xiàn)了輸入信號軌到軌量化，TDC電路采用D觸發(fā)器型和延遲線型組成的混合型結(jié)構(gòu)實(shí)現(xiàn)了8位溫度計(jì)編碼輸出，編碼電路采用N中取1碼編碼方式實(shí)現(xiàn)了4位二進(jìn)制量化結(jié)果輸出以及DAC陣列開關(guān)相應(yīng)位控制編碼輸出。同時(shí)對該電路中

3、存在的失配、誤差進(jìn)行了研究和分析，通過利用時(shí)域量化冗余位提出了一種電路自校正方式。
　　其次，為了實(shí)現(xiàn)高速、低功耗的目的，本文中采樣開關(guān)采用柵壓自舉結(jié)構(gòu)保證采樣線性度，DAC陣列采用分段式電容分裂結(jié)構(gòu)，減小了芯片面積和功耗，比較器采用低回踢噪聲鐘控比較器結(jié)構(gòu)，并對比較器的失配進(jìn)行校正、對等效輸入噪聲的影響進(jìn)行分析。同時(shí)針對傳統(tǒng)逐次逼近寄存器電路中存在延遲過大難以實(shí)現(xiàn)高速工作的特點(diǎn)提出了一種新型的逐次逼近寄存器結(jié)構(gòu)，該結(jié)構(gòu)采用鎖存器

4、實(shí)現(xiàn)移位功能，有效提高了電路工作速度，同時(shí)降低功耗。
　　最后，基于55 nm CMOS工藝完成各個(gè)關(guān)鍵單元電路以及整體基于時(shí)域量化SAR ADC性能仿真驗(yàn)證。為了更好地與實(shí)際結(jié)果相符，在仿真過程中對關(guān)鍵電路以及關(guān)鍵節(jié)點(diǎn)添加寄生參數(shù)。仿真結(jié)果表明：在采樣頻率為100MHz，輸入信號頻率為22.65625MHz的條件下，ADC的信號噪聲失真比SNDR為61.1070dB，無雜散動(dòng)態(tài)范圍 SFDR為71.0713dB，有效位 ENOB