高吞吐率Turbo譯碼器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、Turbo碼在數(shù)字通信中的重要性眾所周知，其幾乎接近香農(nóng)理論極限的譯碼性能，使得它在各類無(wú)線通信系統(tǒng)中被廣泛應(yīng)用，深空通信、衛(wèi)星通信以及B3G移動(dòng)通信系統(tǒng)等都將Turbo碼作為信道編譯碼方案。為滿足未來(lái)通信系統(tǒng)上百兆信息傳輸速率的需求，設(shè)計(jì)出高速的Turbo譯碼器尤為關(guān)鍵。本文以設(shè)計(jì)高吞吐率的譯碼器為目標(biāo)，著重研究了Turbo碼譯碼算法及基于FPGA的硬件實(shí)現(xiàn)技術(shù)。
　　本文首先介紹了Turbo碼編譯碼原理，然后分析了目前常用的幾

2、種譯碼算法，在此基礎(chǔ)上權(quán)衡譯碼性能以及硬件實(shí)現(xiàn)復(fù)雜度兩方面，選取了復(fù)雜度低并且性能有所改善的Enhanced-Max-Log-MAP譯碼算法作為本文Turbo譯碼器的硬件實(shí)現(xiàn)算法。
　　在基于FPGA的硬件實(shí)現(xiàn)中，為得到較高的譯碼吞吐率，本文從算法結(jié)構(gòu)以及工作時(shí)鐘頻率兩方面考慮，在算法結(jié)構(gòu)方面，采用分塊并行譯碼、滑窗譯碼、迭代停止判決準(zhǔn)則等高速譯碼方案降低譯碼時(shí)延，并搭建Turbo譯碼器軟件仿真平臺(tái)，對(duì)影響譯碼器性能的參數(shù)進(jìn)行仿真

3、，給出Turbo譯碼器的最佳實(shí)現(xiàn)方案。在時(shí)鐘頻率優(yōu)化方面，通過(guò)采用“流水線結(jié)構(gòu)”等技術(shù)，提高譯碼器工作時(shí)鐘頻率。
　　基于上述方案，本文采用Verilog DHL代碼進(jìn)行Turbo譯碼算法設(shè)計(jì)，通過(guò)Matlab和Modelsim仿真工具搭建硬件仿真平臺(tái)完成功能仿真驗(yàn)證，在基于Xilinx Virtex-6LX240T FPGA芯片的FT4000系統(tǒng)上完成譯碼器的系統(tǒng)驗(yàn)證，并對(duì)譯碼器的資源消耗和吞吐率性能進(jìn)行分析，最終本文設(shè)計(jì)的譯碼