卷積碼及其Viterbi譯碼的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁(yè)
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1、信號(hào)在信道中傳輸不可避免地會(huì)受到干擾，為了提高信號(hào)傳輸?shù)目煽啃?，需要進(jìn)行信道糾錯(cuò)編碼。其中卷積碼由于其出色的糾錯(cuò)性能而得到了廣泛使用。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，通過尋找譯碼器接收序列和卷積編碼器的輸出序列之間的最大似然函數(shù)來得出譯碼結(jié)果。
　　 本文用Verilog硬件描述語言設(shè)計(jì)、開發(fā)了一個(gè)可在電力線通信(PLC)系統(tǒng)中使用的編碼、譯碼系統(tǒng)，編、譯碼分別采用的是(2,1,7)卷積編碼及其Viterb

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