基于集成門控單元的門控時鐘技術(shù)及SDRAM功耗模型研究.pdf

1、近年來，隨著SoC概念的普及，各種移動消費品處理器普遍呈現(xiàn)高度整合的趨勢，越來越多的功能被集成到同一塊芯片上；而且為了滿足數(shù)據(jù)處理速度的要求，芯片的時鐘頻率也在不斷提高，兩方面因素導(dǎo)致了處理器功耗的不斷上升。對于手持設(shè)備來說，功耗增大意味著電池單次充電工作時間的縮短，甚至導(dǎo)致產(chǎn)品可靠性下降。因此功耗問題已經(jīng)成為當(dāng)今SoC芯片設(shè)計的巨大挑戰(zhàn)。 國家專用集成電路系統(tǒng)工程技術(shù)研究中心設(shè)計的32位嵌入式處理器Garfield為個人信息終

2、端應(yīng)用處理器，基于ARM7TDMI內(nèi)核設(shè)計，具有MP3解碼功能，內(nèi)嵌LCD控制器、USB1.1Device及多媒體卡接口等外圍設(shè)備，論文工作主要圍繞Garfield芯片的低功耗設(shè)計展開。 論文研究內(nèi)容包括三部分，第一部分通過對常用低功耗技術(shù)的分析，選擇門控時鐘技術(shù)作為論文研究的重點。數(shù)字SoC設(shè)計中常采用大量寄存器，寄存器和時鐘網(wǎng)絡(luò)的功耗占很大比例。普通設(shè)計中即使寄存器值不變其時鐘分支仍不斷翻轉(zhuǎn)，造成功耗的浪費，采用門控時鐘技術(shù)

3、能夠有效抑制時鐘網(wǎng)絡(luò)的冗余翻轉(zhuǎn)。第二部分為門控時鐘技術(shù)具體實現(xiàn)，論文首先采用PowerCompiler工具進(jìn)行了自動門控時鐘優(yōu)化，然而工具優(yōu)化使用分立門控單元，其中Latch和與門相對位置的不確定使得兩者時鐘輸入偏差難以控制(使時鐘信號出現(xiàn)毛刺)，同時這種不確定性也使得時鐘網(wǎng)絡(luò)復(fù)雜度大大提高，影響時鐘樹綜合的質(zhì)量，因而給設(shè)計的時序收斂帶來很大挑戰(zhàn)。為此論文提出了采用集成門控單元的思想，并完成了該標(biāo)準(zhǔn)單元的設(shè)計和建模，實驗證明使用集成單元