數(shù)字信號(hào)處理器IP核功能測(cè)試及故障測(cè)試數(shù)據(jù)壓縮方法.pdf_第1頁(yè)
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1、微電子技術(shù)的迅速發(fā)展促使了系統(tǒng)芯片SOC的出現(xiàn)，并將集成電路帶入了一個(gè)新的發(fā)展時(shí)期。它大大提高了芯片的產(chǎn)量，顯著地縮短了芯片地開發(fā)周期，但同時(shí)也給測(cè)試帶來(lái)了挑戰(zhàn)。由于SOC集成IP核數(shù)目的增多和電路規(guī)模的擴(kuò)大，測(cè)試數(shù)據(jù)和測(cè)試時(shí)間顯著增加，使得測(cè)試成本越來(lái)越大。為了緩解這些問(wèn)題，有必要對(duì)測(cè)試數(shù)據(jù)進(jìn)行壓縮。 本文首先完成了一款16位定點(diǎn)高性能數(shù)字信號(hào)處理器DSP內(nèi)核部分的功能驗(yàn)證，分析和討論了數(shù)字信號(hào)處理器的測(cè)試平臺(tái)，以軟件仿真器為

2、黃金模型，通過(guò)大量的測(cè)試向量對(duì)該DSP內(nèi)核部分進(jìn)行了三個(gè)層次的驗(yàn)證測(cè)試。最終的結(jié)果表明，該DSP內(nèi)核在功能上完全兼容目標(biāo)指令集。由于SOC采用的是以復(fù)用IP芯核為主的設(shè)計(jì)技術(shù)，隨著集成IP核數(shù)目的增多，功能越來(lái)越復(fù)雜（尤其是處理器內(nèi)核IP），SOC的測(cè)試數(shù)據(jù)量也隨之急劇增加，測(cè)試數(shù)據(jù)壓縮成為一個(gè)重要的研究方向。論文接著研究并提出一種數(shù)據(jù)壓縮編碼技術(shù)：數(shù)據(jù)分塊兼容互補(bǔ)編碼壓縮算法，經(jīng)過(guò)對(duì)ISCAS-89中電路的測(cè)試，表明這兩種數(shù)據(jù)壓縮方法

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