增益可控采樣-保持電路的研究.pdf

1、近年來，模/數(shù)轉(zhuǎn)換器（ADC）在制造工藝、結構、性能上都有了很大的進步，正在朝著高速、高分辨率的方向發(fā)展。作為模/數(shù)轉(zhuǎn)換器中的核心單元，采樣/保持電路（S/H）直接為后級電路提供所需要的比較電平，其線性度、速度和精度將直接影響到系統(tǒng)指標。本文開發(fā)了一種可用于10位100MSPS流水線ADC的增益可控采樣系統(tǒng)。
　　首先，對采樣系統(tǒng)進行理論分析，并對比幾種典型S/H采樣結構，基于電荷重分配理論開發(fā)了一種增益可控的采樣/保持電路結構，

2、針對采樣系統(tǒng)的要求設計出時鐘邊沿小于280ps的兩相不交疊時鐘產(chǎn)生電路和控制通道選擇的時鐘控制電路。
　　在 S/H系統(tǒng)核心單元的開發(fā)中，詳細分析了采樣開關的各種誤差源和非線性失真理論，針對襯底偏置效應對線性度的制約和高頻信號饋通效應，開發(fā)出一種低饋通消除襯偏的采樣開關。在滿足高線性前提下，該開關可使輸入到輸出的饋通電壓減小28.144mV；同時基于開關電容二階系統(tǒng)最小建立時間（MST）理論和階躍響應分析，采用時鐘饋通頻率補償技術

3、，設計出高性能運算跨導放大器。在確定的功耗下，該運放可使采樣系統(tǒng)的響應速度提高22.7％。
　　在Cadence環(huán)境下基于0.35μm SMIC Si-CMOS模型，采用HSPICE對電路進行了模擬仿真。結果表明，在輸入信號為49.21875MHz正弦波，采樣頻率為100MHz時，該采樣/保持電路在兩種增益模式下的建立時間均小于4.2ns，建立誤差小于327.043μV，達到了10位精度、100MHz采樣頻率的技術指標。對輸出波形