畢業(yè)論文—高性能數(shù)字乘法器芯片電路設計

1、<p>　　高性能數(shù)字乘法器芯片電路設計</p><p><b>　　摘 要</b></p><p>　　高性能乘法器是現(xiàn)代數(shù)字信號處理器(DSP)中的重要部件，是完成高性能實時數(shù)字信號處理和圖像處理的關鍵所在。浮點乘法器具有面積大、延遲長、結構復雜的特點。如何設計出高速、簡單且結構規(guī)則的浮點乘法器成為廣泛關注的問題。過去的十年中，研究者擴展了Booth編碼

2、算法的空間，提高了乘法器的性能；改進了部分積壓縮技術，使乘法器結構更加規(guī)則；以傳輸管邏輯、多路選擇器和動態(tài)技術為基礎的各種電路實現(xiàn)方法也持續(xù)刷新高性能乘法器的實現(xiàn)記錄；與此同時，與物理實現(xiàn)緊密相關的乘法器拓撲結構的研究也碩果累累。但不斷提高的高性能運算需求使得高性能乘法器的設計和實現(xiàn)仍然是當前的熱門話題。</p><p>　　本文從延遲、面積、結構復雜性等方面系統(tǒng)地研究了乘法部件的各個過程。在研究了乘法器Boot

3、h編碼算法，乘法器部分積壓縮拓撲結構和高速求和等算法的基礎上，分析比較乘法器各部分的不同實現(xiàn)方法，設計了一個高性能的16位浮點并行乘法器。該乘法器的指數(shù)部分與尾數(shù)部分并行運算，縮短了關鍵路徑；采用修正Booth編碼縮減了部分積數(shù)量；采用結構規(guī)整的(4：2)壓縮樹結構加快部分積的求和，得到Carry、Sum形式的部分積；最后采用高速的超前進位加法器求得乘積；驗證部分采用全面覆蓋可能情況的驗證方法保證了設計的正確性；包含本乘法器的設計代碼已

4、通過軟件、硬件驗證；</p><p>　　關鍵字：浮點乘法器，修正Booth算法，4：2壓縮器，3：2壓縮器，規(guī)格化</p><p>　　Design of Digit and High-speed multiplier IC Circuit</p><p><b>　　Abstract</b></p><p>　　Hi

5、gh performance multiplier is the important component of the digital signal processor，the key to implement the signal processing and image processing；Multiplier always has large area, long latency and complex structure．It

6、 becomes attractive how to design a fast，simple and regular multiplier．In the past ten years，researchers have developed new Booth algorithm to improve the performance of the multiplier；Developed many formal compress tree

7、s to make the structure of the multiplier more regular；Imp</p><p>　　Based on the work in designing a floating-point multiplier in the 16 bit floating point DSP, this dissertation gives a systematic research

8、on the every stages of the multiplier considering delay, area and complex．Based on the study of Booth algorithm，multiplier topology, and the final adder, this thesis introduces and compares kinds of multipliers，implement

9、ed a 16 bit high performance parallel multiplier, the exponent and mantissa of which compute in parallel way ,modified Booth algorithm and(4：</p><p>　　Keywords :Floating Point Multiplier, Booth Encoder,(4：2)

10、 Compressor , (3：2) Compressor Normalize</p><p><b>　　目 錄. </b></p><p><b>　　前 言1</b></p><p><b>　　第1章 緒 論2</b></p><p>　　§1.1 高性

11、能乘法器設計研究的依據(jù)和意義2</p><p>　　§1.2 高性能處理器中乘法器的應用現(xiàn)狀2</p><p>　　§1.3 國外乘法器現(xiàn)狀3</p><p>　　§1.4 國內(nèi)乘法器現(xiàn)狀4</p><p>　　§1.5 課題設計（研究內(nèi)容）4</p><p>　　&#

12、167;1.6 研究方法4</p><p>　　第2章 浮點數(shù)的數(shù)據(jù)格式5</p><p>　　§2.1 數(shù)據(jù)的表示方法5</p><p>　　§2.2 浮點運算中的數(shù)據(jù)格式5</p><p>　　§2.3 舍入與規(guī)格化6</p><p>　　§2.4 定點乘法運算7

13、</p><p>　　§2.5 浮點乘法運算8</p><p>　　第3章 乘法器基本原理與算法11</p><p>　　§3.1 乘法器基本原理11</p><p>　　§3.1.1 乘法定義11</p><p>　　§3.1.2 迭代乘法器12</p>

14、<p>　　§3.1.3 線性陣列乘法器13</p><p>　　§3.1.4 并行乘法器13</p><p>　　§3.2 乘法器編碼算法14</p><p>　　§3.2.1 陣列乘法器14</p><p>　　§3.2.2 Booth編碼14</p>

15、<p>　　§3.2.3 修正Booth編碼15</p><p>　　§3.3 乘法器拓撲結構16</p><p>　　§3.4 加法器18</p><p>　　§3.5 壓縮器18</p><p>　　第4章 乘法器結構與設計21</p><p>　　

16、67;4.1 乘法器結構21</p><p>　　§4.2 尾數(shù)擴展和部分積產(chǎn)生22</p><p>　　§4.3 壓縮器的選擇22</p><p>　　§4.4 乘法器端口定義23</p><p>　　§4.5 浮點數(shù)規(guī)格化24</p><p>　　§4.6

17、 指數(shù)修正25</p><p>　　第5章 乘法器的驗證26</p><p>　　§5.1 Modelsim模擬仿真26</p><p>　　§5.2 FPGA硬件仿真27</p><p>　　第6章 ASIC綜合29</p><p><b>　　結 論31</b>

18、</p><p><b>　　參考文獻32</b></p><p><b>　　致 謝34</b></p><p><b>　　附 錄35</b></p><p><b>　　前 言</b></p><p>　　隨著微電子技術

19、的不斷進步、計算機技術的不斷發(fā)展，集成電路經(jīng)歷了小規(guī)模、中規(guī)模、大規(guī)模的發(fā)展過程，目前已經(jīng)進入超大規(guī)模(VLSI)和甚大規(guī)模集成電路(ULSI)階段。超大規(guī)模集成電路工藝在21世紀初得到了高速的發(fā)展，目前商業(yè)化半導體芯片制造技術的主流已經(jīng)達到45nm的線寬并正迅速向更高集成度、超小型化、高性能、高可靠性的方向發(fā)展。</p><p>　　在早期的計算機中都不具備浮點運算硬件，而是采用IBM公司的J.Backus發(fā)明

20、的軟件，由定點運算部件完成浮點運算。然而，基于軟件的實現(xiàn)方法速度較慢，無法滿足高速浮點計算的需要。為此WKahan在Intel公司工作期間，主持設計和開發(fā)了8087芯片，于1980年實現(xiàn)了高速、高效的浮點運算處理器。從此，乘法器隨著浮點運算的發(fā)展獨立出來，現(xiàn)代高性能處理器中整數(shù)運算單元和浮點運算單元均設有獨立的乘法器。</p><p>　　乘法器研究上的里程碑應該從Booth AD在1951年提出的Booth編碼

21、方法和Wallace的樹型壓縮開始。隨后出現(xiàn)了Booth2算法、壓縮器（進位保留加法）、延遲平衡樹等各種算法結構。在國內(nèi)乘法器的研究主要集中在各個研究所和高校并且都在穩(wěn)步的發(fā)展當中。</p><p>　　本文將從延遲、面積、結構復雜性等方面系統(tǒng)地研究乘法部件的各個過程，在研究乘法器Booth編碼算法，乘法器部分積壓縮拓撲結構和高速求和等算法的基礎上，分析比較乘法器各部分的不同實現(xiàn)方法，設計了一個高性能的16位浮點

22、并行乘法器。</p><p><b>　　緒 論 </b></p><p>　　高性能乘法器設計研究的依據(jù)和意義</p><p>　　微處理器的發(fā)展也隨著集成電路的迅猛發(fā)展而日新月異。已經(jīng)有越來越多的處理器包含多個運算單元，算術運算單元已經(jīng)成為處理器結構中的一個重要組成部分。作為數(shù)字處理器中重要的部分，浮點運算部件通常都是整個設計中需要重

23、點考慮的對象。浮點運算通常需要多個時鐘周期才能完成，為了得到接近實際值的運算結果，某些數(shù)值計算領域如流體動力、計算物理學、氣象模型等等，需要很高精度(如128位字長)的浮點運算。而高精度浮點運算的固有特性決定了它具有面積大、功耗大的特點。速度、成本和功耗成為集成電路設計中目前最受關注的幾個問題。</p><p>　　高性能數(shù)字乘法器是數(shù)字信號處理器中的重要部件，且往往位于處理器的關鍵路徑上。數(shù)字信號處理中的圖像、

24、語音、加密等信號處理需要進行大量的卷積、相關、窗口及FFT等基本運算，需要頻繁進行大數(shù)據(jù)量的乘法和加法運算。通過對大量數(shù)字信號處理算法的分析，卷積、相關、變換、級數(shù)等運算占數(shù)據(jù)處理總運算量的75％。因此乘法器和加法器很大程度上左右著信號處理系統(tǒng)的性能。根據(jù)S．F．Oberman和M．J．Flynn的技術報告，浮點乘法的使用頻率占浮點運算37％。正因為乘法器被如此廣泛地采用，高性能乘法器的研究和實現(xiàn)十分重要。</p><

25、;p>　　高性能處理器中乘法器的應用現(xiàn)狀</p><p>　　過去十年，高性能處理器日新月異，乘法器的性能也隨之不斷提高。當前處理器中，800MHz的Itanium需要5個周期完成一個54位浮點乘加運算。Compaq公司的Alpha21264包含整數(shù)運算單元和浮點運算單元兩個部分，其中整數(shù)運算單元專門設置了定點乘法運算器。在1 GHz的時鐘主頻下，0．18um 54位浮點乘法采用流水線結構需要4個時鐘周期，

26、64位定點乘法需要7個時鐘周期。除此之外，0.18um425MHz的MIPS R20000也包含定點和浮點兩種乘法器，其54位浮點乘法在5個周期內(nèi)完成，64位定點乘法在7個周期內(nèi)完成。Sun的UItraSparc IV包含定點和浮點兩種乘法器，浮點乘法在4周期內(nèi)完成，64位定點乘法在9周期內(nèi)完成，0.13um工藝制作的CPU工作頻率1.2GHz。IBM的0．13 um 1．8 GHz的Power PC970包含有多周期的定點乘法器。HP

27、的1GHz PA-8800利用浮點運算單元處理定點乘法，定點乘法通過一系列移位加指令實現(xiàn)。DSP的核心是其中的乘法累加單元，且乘法器占據(jù)了DSP的大部分硬件資源。1981年，日本NEC公司推出的uPD7720是第</p><p><b>　　國外乘法器現(xiàn)狀</b></p><p><b>　　理論方面：</b></p><p&

28、gt;　　乘法器研究上的里程碑應該從Booth AD在1951年提出的Booth編碼方法和Wallace的樹型壓縮開始。隨后出現(xiàn)了Booth2算法、壓縮器（進位保留加法）、延遲平衡樹等各種算法結構。</p><p><b>　　電路方面:</b></p><p>　　1995年Ohkubo基于傳輸管邏輯實現(xiàn)了4．4ns 54位乘法器，同時提出了新的4：2壓縮單元結構和

29、進位選擇加法器結構。</p><p>　　1996年Hanawa實現(xiàn)了4．3nS的54位乘法器，同一年，Makino實現(xiàn)了8．8ns54位冗余二進制編碼乘法器。</p><p>　　1997年Inoue提出了符號選擇Booth解碼和改進的4：2壓縮單元結構，實現(xiàn)了4．1ns的54位乘法器。</p><p>　　1998年Hagihara基于動態(tài)技術和傳輸管邏輯實現(xiàn)了

30、2．7 ns的54位乘法器。同年Carlson介紹了6．0 ns的64位乘法器實現(xiàn)方法。</p><p>　　2001年Itoh實現(xiàn)了一個600MHz的兩級流水線的54位乘法器。</p><p>　　2003年Cho基于標準單元庫實現(xiàn)了一個3．25ns的54位乘法器，并提出了改進的進位選擇加法器結構。</p><p><b>　　國內(nèi)乘法器現(xiàn)狀</b

31、></p><p>　　1993年中科院聲學研究所應用于18位乘法器，實現(xiàn)工作頻率38MHZ.。</p><p>　　1997年國防科技大學完成應用于數(shù)字神經(jīng)處理的16位乘法器，頻率30MHZ。</p><p>　　2001年西安微電子技術中心于敦山實現(xiàn)了32位定/浮點乘法器延時56/76ns。</p><p>　　2002年西安交通大

32、學袁壽財實現(xiàn)了0.25um下延時40ns。</p><p>　　2003年中科院計算研究所周旭采用0.18um的工藝實現(xiàn)54位浮點乘法器384MHZ。</p><p>　　2004年復旦大學武新宇采用0.18um的工藝實現(xiàn)64位乘法器延時2.82ns。</p><p>　　2005年上海大學王田采用0.18um的工藝實現(xiàn)32位乘法器延時3.15ns。</p&g

33、t;<p>　　2007年東南大學王定采用FPGA設計24位乘法器延時18.81ns。</p><p>　　課題設計（研究內(nèi)容）</p><p>　　從延遲、面積、結構復雜性等方面系統(tǒng)地研究乘法部件的各個過程,在研究乘法器Booth編碼算法，乘法器部分積壓縮拓撲結構和高速求和等算法的基礎上，分析比較乘法器各部分的不同實現(xiàn)方法，設計了一個高性能的16位浮點并行乘法器。</

34、p><p><b>　　研究方法</b></p><p>　　首先，研究乘法器常見的算法與結構，各種不同算法的性能和適應范圍。</p><p>　　其次，確定乘法器的結構，主要是根據(jù)乘法器需要達到的性能要求來初步確定可能影響到乘法器性能的主要因素。</p><p>　　進而，重點在算法與結構方面來優(yōu)化乘法器的性能。</

35、p><p>　　最后，采用多種結構來進行乘法器的RTL級設計，前仿真驗證其功能的正確性，后仿真驗證其性能在特定工藝與電壓下達到要求，并得到版圖文件。</p><p><b>　　浮點數(shù)的數(shù)據(jù)格式</b></p><p><b>　　數(shù)據(jù)的表示方法</b></p><p>　　計算機常用的數(shù)據(jù)表示方法有：

36、帶符號數(shù)值表示法、基數(shù)反碼表示法、基數(shù)補碼表示法：</p><p>　　正數(shù)的三種表示方法相同，負數(shù)的表示方法入下：</p><p>　?。?）、帶符號數(shù)值表示法： A=(smn-1mn-2??m1m0)在原碼的基礎上增加一位符號位來表示。其中s表示數(shù)據(jù)的符號，l表示負數(shù)，0表示正數(shù)。</p><p>　　（2）、基數(shù)的反碼表示(補“1”表示法)：A=()，即在不改

37、變符號位的基礎上，將其它數(shù)據(jù)位取反。</p><p>　　（3）、基數(shù)的補碼表示(補“2”表示法)：A=(()+1)，原碼取反然后加1得到。</p><p>　　浮點運算中的數(shù)據(jù)格式</p><p>　　浮點格式數(shù)據(jù)包括三個組成部分：指數(shù)區(qū)(Exponent)，符號區(qū)(Sign)，分數(shù)區(qū)(Fraction)，其中將符號區(qū)和分數(shù)區(qū)統(tǒng)稱為尾數(shù)區(qū)（Mantissa）。如圖

38、2-1浮點數(shù)的計算方法是，s是數(shù)據(jù)的符號位，f是分數(shù)區(qū)數(shù)據(jù)（二進制），e是指數(shù)區(qū)數(shù)據(jù)（等價到十進制），尾數(shù)區(qū)是一個規(guī)格化的二進制補碼，小數(shù)點在尾數(shù)區(qū)與指數(shù)之間。X=0時，f=0，s=0，e=100?00(負的最大值)。</p><p>　　圖2-1 浮點數(shù)據(jù)格式</p><p><b>　　短浮點格式</b></p><p>　　短浮點格式的數(shù)

39、據(jù)由4位指數(shù)位，1位符號位和1l位分數(shù)位組成，本文采用這種數(shù)據(jù)格式，如圖2-2。</p><p>　　圖2-2 短浮點數(shù)據(jù)格式</p><p><b>　　單精度浮點格式</b></p><p>　　單精度浮點格式由8位指數(shù)位，l位符號位與23位分數(shù)位組成，是DSP中常用的浮點數(shù)據(jù)表示格式，如圖2-3。</p><p>

40、　　圖2-3 單精度浮點數(shù)據(jù)格式</p><p><b>　　擴展精度浮點格式</b></p><p>　　擴展精度浮點數(shù)由8位指數(shù)位，1位符號位與31位分數(shù)位組成，使DSP中輸入數(shù)據(jù)的常見表示方式，如圖2-4。</p><p>　　圖2-4 擴展精度浮點數(shù)據(jù)格式</p><p><b>　　舍入與規(guī)格化<

41、;/b></p><p>　　通常把尾數(shù)最高位為非零的浮點數(shù)稱為規(guī)格化浮點數(shù)，在浮點數(shù)的運算中，當出現(xiàn)非規(guī)格化數(shù)時，需要通過移位操作來使它變成規(guī)格化數(shù)。如果尾數(shù)采用小數(shù)表示，當出現(xiàn)尾數(shù)絕對值小于1／2時，要把尾數(shù)左移，每次移動一個單位，同時把階碼減l，直到尾數(shù)的絕對值大于1／2，當尾數(shù)絕對值大于1時，要把尾數(shù)右移，每次移動1位，同時階碼加1，直到尾數(shù)的絕對值小于l。</p><p>

42、　　浮點數(shù)要進行舍入的原因是：由于任何一種浮點數(shù)表示方式尾數(shù)字長總是有限的，因此可能發(fā)生如下兩個問題，一是在把通常的十進制數(shù)轉化成計算機的浮點數(shù)使其有效長度可能超過給定的尾數(shù)字長，必須要舍去多余的部分；二是兩個規(guī)格化的浮點數(shù)進行加減乘除，結果尾數(shù)的字長超過了給定的尾數(shù)字長，如在乘法運算時，乘積的尾數(shù)字長是給定的浮點數(shù)字長兩倍，需要將一部分的數(shù)舍棄。</p><p><b>　　常見的舍入方法有：<

43、/b></p><p>　　(1) 恒舍法：直接舍去需要移出的位數(shù)損失一位精度實現(xiàn)起來比較容易。</p><p>　　(2) 恒置法：舍去移出位后將最末的尾數(shù)位置為1，損失一位精度，實現(xiàn)起來比較容易。</p><p>　　(3) 下舍上入法：類似于四舍五入法，實現(xiàn)起來有一定復雜性。</p><p>　　(4) R*舍入法：對下舍上入法的

44、一種改進，不存在累計誤差的一種舍入方法，實現(xiàn)起來很復雜。</p><p>　　(5) 查表法：通過ROM或者PLA中的內(nèi)容來修正誤差，比較有前途的一種舍入方法，實現(xiàn)難度一般。</p><p>　　規(guī)格化和舍入的關系是：必須要先進行規(guī)格化，然后舍入，否則舍入是沒有任何意義的。</p><p><b>　　定點乘法運算</b></p>

45、<p>　　溢出：指的是所得到的結果的超過了定點數(shù)所能表示的上限。如圖2-5</p><p>　　圖2-5 定點數(shù)溢出</p><p><b>　　定點乘法運算流程</b></p><p>　　第一步：判斷輸入的操作數(shù)，若其中之一或者全部是0時直接將結果置為0。</p><p>　　第二步：若操作數(shù)有效，則進

46、行乘法運算。</p><p>　　第三步：判定運算的結果，是否有溢出，若發(fā)生溢出時，判斷結果正負，若結果是正數(shù)，則將最終結果置為最大正數(shù)，否則置為最小負數(shù)。</p><p>　　第四步：舍入以得到符合要求的數(shù)據(jù)格式。</p><p>　　第五步：得到最終結果。</p><p>　　圖2-6 定點乘法運算流程圖</p><p

47、><b>　　浮點乘法運算</b></p><p>　　浮點數(shù)的乘法相對定點數(shù)的乘法要復雜，可以理解為浮點數(shù)的乘法包含了尾數(shù)定點數(shù)(man)的乘法與指數(shù)定點數(shù)(exp)的加法兩個運算部分。</p><p>　　階的上溢：指的是所得到的結果的階超過了浮點數(shù)所能表示的上限與或下限，也就是說+∞或者是-∞都被認為是溢出的條件。</p><p>

48、　　階的下溢：指的是所得到數(shù)的階超出了最小允許值。如圖2-7</p><p><b>　　浮點運算流程圖</b></p><p>　　圖2-8 浮點運算流程圖</p><p>　　第一步：操作數(shù)的尾數(shù)位進行乘法運算，輸入的數(shù)據(jù)為12位輸出結果為24位；</p><p>　　第二步：操作數(shù)的指數(shù)部分進行相加運算結果為c(e

49、xp)；</p><p>　　第三步：判定尾數(shù)情況，若為0則執(zhí)行第七步操作將結果的指數(shù)位置為-128;</p><p>　　第四步與第五步：用于對結果進行規(guī)格化處理；</p><p>　　如果需要進行右移1位進行規(guī)格化，執(zhí)行第八步，尾數(shù)右移，直屬加1，如果需要右移兩位進行規(guī)格化，則執(zhí)行第九步，尾數(shù)右移兩位，指數(shù)加2；</p><p>　　第十

50、步，將尾數(shù)結果擴展為擴展精度浮點格式。</p><p>　　第六步到第十一步：判斷指數(shù)情況</p><p>　　如果指數(shù)溢出，進行第十四步操作，如果尾數(shù)大于0，將指數(shù)置成最大正數(shù)，若尾數(shù)小于0，則將指數(shù)置成最小負數(shù)。</p><p>　　如果指數(shù)下溢出，則執(zhí)行第十五步，將指數(shù)置成-128，尾數(shù)為0，若指數(shù)在范圍內(nèi)。則進行第十六步操作，得到最終結果。</p>

51、;<p>　　乘法器基本原理與算法</p><p>　　乘法運算可以通過硬件方法和軟件方法來實現(xiàn)，具體實現(xiàn)方法根據(jù)乘法運算所需要的開銷和硬件配置情況決定。在計算機發(fā)展的早期階段，復雜的運算往往通過編寫程序或者硬件微程序的方法來實現(xiàn)。今天，科學計算、數(shù)字信號處理和圖像處理等計算量很大的領域?qū)Ω咝阅艹朔ㄟ\算的需求使得乘法運算必須通過全硬件方法實現(xiàn)。而微電子和計算機技術的快速發(fā)展和進步，令專用乘法器電路的

52、實現(xiàn)成為可能，并且成本不斷降低。</p><p>　　對于高性能的乘法器設計，優(yōu)秀的乘法算法與結構是其硬件實現(xiàn)的基礎，浮點乘法中幾個主要步驟是：部分積產(chǎn)生、部分積壓縮、進位傳播加法和舍入處理。除了針對浮點數(shù)的指數(shù)操作、舍入和規(guī)格化等操作以外，浮點乘法器的結構和定點乘法器沒有什么區(qū)別。如何進行部分積的縮減與壓縮是區(qū)分各種乘法算法的關鍵所在。簡單的算法容易實現(xiàn)，但速度較慢；復雜的算法可以滿足快速運算的要求，但是要占用

53、更多的硬件資源導致芯片面積增加。因此，實際設計的時候就需要根據(jù)具體的速度、面積、復雜度等要求選擇一種合適的算法。</p><p>　　本章首先介紹乘法器的基本原理以及簡單的乘法器，緊接著介紹部分積縮減算法與部分積壓縮算法；最后介紹各種高性能加法器。</p><p><b>　　乘法器基本原理</b></p><p><b>　　乘法定

54、義</b></p><p>　　考慮兩個沒有符號的二進制數(shù)，X與Y，長度分別M與N，可以用二進制形式來表示X與Y</p><p>　　這里X、Y在[0 1]范圍內(nèi)，乘法器的定義如下：</p><p>　　無論乘法是采用何種方式來實現(xiàn)，任何一種乘法器都可以分成部分積的產(chǎn)生與部分積求和兩個部分。因此提高乘法器的速度可以從減少部分積的數(shù)量與縮短部分積的求和延時

55、兩個方面出發(fā)，電路設計是面積，延時，復雜度的折中，所以一般來說，簡單的乘法器易于實現(xiàn)，延時較大，而高速乘法器將會有復雜的電路結構。</p><p><b>　　迭代乘法器</b></p><p>　　從手算的經(jīng)驗可知執(zhí)行一個乘法運算最簡單的方法就是采用一個兩輸入的加法器，進行部分積的累加，得到最終結果。對于N位的乘數(shù)與N位的被乘數(shù)的輸入，實現(xiàn)乘法運算需要N個加法器與2

56、N個寄存器，乘法的移位和相加把N個部分積加在一起，部分積是通過被乘數(shù)與乘數(shù)移位后末位相與操作得到，然后將結果與存放在寄存器中的前次運算得到的結果進行相加，并將結果仍然存放在寄存器中，如此反復。這樣的操作在硬件實現(xiàn)上就是迭代乘法器。迭代乘法器的中間結果需要用寄存器保存的。其中時鐘信號可以使用系統(tǒng)時鐘信號。迭代乘法器需要的硬件資源比較少，所以，其消耗的功耗也比較小。但是因為它是迭代的，需要分時利用資源，所以總的延遲時間比較長。</p&

57、gt;<p><b>　　線性陣列乘法器</b></p><p>　　通過研究可知迭代乘法器的速度不能滿足高速運算的需求，一種改進的方法是將迭代乘法過程展開，在一個時鐘周期內(nèi)完成兩個部分積的求和，這樣在同樣的時鐘周期完成求和次數(shù)是迭代乘法器的兩倍。將這一操作映射到硬件上就是線性陣列乘法器。它結合了三個功能：部分積產(chǎn)生，累加部分積與最終相加。乘法器需要消耗的資源增加了，功耗與復雜

58、度也有一定的增加。</p><p><b>　　并行乘法器</b></p><p>　　根據(jù)上述兩種乘法器結構可以看出，將迭代的結構展開，乘法器的速度會有所提升，所以，進一步將陣列乘法器的迭代進行展開就得到完全并行的乘法器結構。全陣列乘法器完成N×N的乘法需要N×N個加法器與N×N個部分積的產(chǎn)生單元，延遲時間為O(N)，為了進一步提升乘法

59、器的速度，將部分積求和網(wǎng)絡連接成樹型結構，采用壓縮器來壓縮部分積，樹型結構需要的資源要比全陣列結構要少，完成N×N乘法運算的時間為O(Log(N))。但是樹型乘法器的連線比陣列乘法器來的復雜。</p><p>　　圖3-2 并行乘法器</p><p><b>　　乘法器編碼算法</b></p><p><b>　　陣列乘法器

60、</b></p><p>　　首先介紹簡單的陣列乘法方法，這是最原始的運算方法，通過被乘數(shù)與乘數(shù)的每一位相與操作后得到的部分積只有兩種情況{0，M}，即部分積在乘數(shù)相應位為0時為0，乘數(shù)相應位為1時就為被乘數(shù)M,運算規(guī)則如圖3-3。而且控制選擇這兩種情況只需要通過一個與門就可以了。陣列乘法器缺點是部分積的個數(shù)和乘數(shù)的位寬相同。對于16x16位的乘法過程，需要處理的點的數(shù)量為256(16x16=256)

61、，而點陣的高度與乘數(shù)的位寬相同。</p><p><b>　　圖3-3陣列乘法器</b></p><p><b>　　Booth編碼</b></p><p>　　A．D．Booth研究了有符號乘法運算中復雜的符號修正問題并提出了一種乘數(shù)編碼方法。該算法通過每次在乘數(shù)中交疊取兩位()來產(chǎn)生部分積P，運算規(guī)則和操作過程如圖3-

62、4所示。該算法需要N拍，最多會產(chǎn)生N個部分積。該算法的原理與后面介紹的修正Booth算法類似，對于補碼表示的兩數(shù)相乘無需進行符號位修正，并且對乘數(shù)的掃描可以從乘數(shù)的任意端開始。其主要缺陷是對于N位乘數(shù)仍需要N次移位和平均N／2次加法，對于16x16位的乘法過程，需要處理的點的數(shù)量為256(16x16=256)，而且點陣高度與乘數(shù)位寬相同。</p><p>　　圖3-4 Booth算法</p><

63、;p><b>　　修正Booth編碼</b></p><p>　　顯然，采用Booth編碼并沒有提高乘法器的運算速度，1961年O．L．Mcsorley把Booth算法中的每次交疊檢驗乘法的兩位推廣到每次交疊檢驗三位，即著名的Booth．MacSorley算法或修正Booth算法。本文后面提到的Booth或修正Booth算法都是指的這種算法。修正Booth算法每次編碼時檢查3位，其中2

64、位來自當前組，第3位來自高一組的最低位。實際上，每組的最低位被檢查2次。這種改進Booth算法能保證使部分積減少一半，從而提高了運算速度并降低了硬件復雜度，該算法在1975年被L．P．Rubinfield所證明。</p><p>　　通俗點以k=2為例介紹Booth算法,如果這兩位二進制數(shù)為00，則加0；如果為01，則加A(A為被乘數(shù))；如果為10， 則加2A(A左移一位)。然而，如果這兩位二進制數(shù)為11，應加3

65、A，而3A= A +2A，引入了一次加法運算，這是不希望的。發(fā)現(xiàn)3A可以寫成4A-A。如果2位二進制數(shù)為11減A。但本次還沒有加，要記上待下一次補上。如何記住是一個問題，可以這樣做：在檢查當前2位的同時，也檢查與這2位相鄰的低位,如果它為1，則要加A(相當于前一次加4A)。由于10 的高位也為1,因此要把加2A變成加4A-2A。這就是改進的Booth算法的基本思想。</p><p>　　在乘法器設計中大都采用改進

66、Booth 算法以減少部分積，簡化電路和提高運算速度。改進的Booth 算法的原理證明如下：</p><p><b>　　設乘數(shù):</b></p><p>　　那么乘數(shù)Y 也可以表示為:</p><p>　　其中n 是偶數(shù)，如果是奇數(shù)的數(shù)則需要擴展1 位。</p><p>　　根據(jù)式(2)可以知道部分積只有位數(shù)的一半,而

67、且根據(jù)的不同,與被乘數(shù)相乘得到的部分積也不同。表3-1 列出了不同的所對應的對被乘數(shù)的操作。</p><p>　　表3-1 Booth 編碼操作列表</p><p><b>　　乘法器拓撲結構</b></p><p>　　乘法器拓撲結構可以說是整個乘法器的核心，它直接決定著乘法器的性能。我們研究的乘法器陣列拓撲結構主要有簡單陣列拓撲結構與雙陣列

68、或者高階陣列拓撲結構，簡單的拓撲結構(也叫重復陣列結構)，如圖3-5所示。在此結構中，每行(3：2)計數(shù)器將一個部分積和部分積累加器中結果相加，產(chǎn)生新的部分累加結果和進位序列，因此簡單陣列結構的延時由陣列的深度決定。很明顯，簡單陣列結構的利用率并不高。在計算中，每個計數(shù)器僅僅使用一次，而其他時間一直處于休閑狀態(tài)。</p><p>　　圖3-5 常見壓縮器拓撲結構</p><p>　　對于部

69、分積求和而言，各種計數(shù)器和壓縮器的不同連接方法，構成陣列結構和樹型結構兩大類拓撲結構。陣列類型的拓撲結構十分規(guī)整，但是延時大，占用硬件資源多：樹型結構則規(guī)整性差一些，但壓縮速度快，硬件需求較小。但是對于位寬較大的高速乘法器而言，陣列結構很顯然，不能滿足對速度的要求，而樹型拓撲結構是必然的選擇。</p><p><b>　　加法器</b></p><p>　　全加器的電

70、路結構如圖3-7所示，從圖中可以看出兩級級連的XOR．XNOR是全加器的主要組成部分，也是全加器的關鍵路徑，它直接決定了全加器的速度與功耗。</p><p>　　表3-2 全加器真值表</p><p><b>　　圖3-7 加法器</b></p><p><b>　　壓縮器</b></p><p>

71、　　進位保留加法器，顧名思義，這種加法器并不急于把進位相加，而是把它留到下一次加法中。由于這種加法器可以減少輸出的個數(shù)，故又稱之壓縮器(Compressor)。根據(jù)輸入和輸出之間的個數(shù)比，有(3：2)壓縮器、(4：2)壓縮器和(5：3)壓縮器等。常用的是前兩種。(3：2)壓縮器實際上是一個一位的全加器，通過把它們連結成并行的樹形結構，可以避免費時的進位過程，加快部分積的累加速度，這種樹型結構就是Wallace樹。</p>

72、<p>　　圖3-8 3：2壓縮器結構圖3-9 4：2壓縮器結構</p><p>　　但是如圖3-9示，4:2壓縮器的延時為兩級3:2壓縮器延時之和，延時時間過于長不符合電路設計高速性的要求，我們對其重新編碼如表3-3示：</p><p>　　表3-3 4:2壓縮器真值表</p><p>　　依真值表我們可以得出如下改進過的壓縮器電路，在邏輯資源

73、方面并沒有改變但是少了一級XOR延時，并且高位進位也無需等待低位的進位，充分考慮的關鍵路徑，能夠滿足電路高速性的要求。</p><p>　　圖3-10 改進的4:2壓縮器</p><p>　　圖3-11 4:2壓縮器實現(xiàn)電路</p><p><b>　　乘法器結構與設計</b></p><p>　　前兩章節(jié)詳細介紹了乘法

74、器的數(shù)據(jù)格式、算法與結構，本章將在此基礎上完成16位浮點乘法器的設計。按照設計規(guī)范該浮點乘法器能夠完成12位定點數(shù)乘和16位浮點數(shù)乘，而浮點運算要比定點運算復雜的多，且12位定點乘法為擴展功能因此本文針對浮點乘法器的設計來展開討論。</p><p><b>　　乘法器結構</b></p><p>　　浮點數(shù)包括尾數(shù)和指數(shù)兩部分，尾數(shù)部分進行的是乘法運算，指數(shù)部分進行的

75、是加法運算，并依據(jù)尾數(shù)運算結果進行指數(shù)調(diào)整。</p><p>　　圖4-1 乘法器結構</p><p>　　尾數(shù)處理部分主要進行尾數(shù)擴展和一些數(shù)據(jù)正負的判斷以及負數(shù)的生成，以備在進行Booth編碼的時候使用。部分積的產(chǎn)生采用修正的Booth算法產(chǎn)生6個部分積，然后采用3：2和4：2壓縮器將結構壓縮為兩個，高速相加得到結果。之后通過符號修正、尾數(shù)舍入、規(guī)格化等操作對指數(shù)進行調(diào)整即可完成乘法功

76、能。</p><p>　　尾數(shù)擴展和部分積產(chǎn)生</p><p>　　本文設計的是16位的浮點乘法器，所以在乘數(shù)和被乘數(shù)輸入計算電路之前應該進行符號的擴展使其滿足16位，并為判斷正負產(chǎn)生Booth編碼時候需要的負乘數(shù)，相對來說尾數(shù)的設計部分比較簡單，具體電路見附錄代碼部分。</p><p>　　部分積得產(chǎn)生采用修正Booth算法，在第三章有詳細介紹這里不做過多說明，詳

77、細實現(xiàn)電路見附錄代碼部分。</p><p><b>　　壓縮器的選擇</b></p><p>　　限制乘法器高速性的因素有兩個，部分積的產(chǎn)生和求和。我們采用Booth編碼將部分積減少一半產(chǎn)生6個部分積，接下來可以采用壓縮器實現(xiàn)部分積的高速求和。</p><p>　　在第二章我們介紹了兩種壓縮器，分別是3：2壓縮器和4：2壓縮器?，F(xiàn)在我們分別用這

78、兩種電路構成三種電路比較其性能，再決定具體采用電路。</p><p>　　圖4-2 采用3：2壓縮器結構 圖4-3 采用4：2壓縮器結構</p><p>　　1：采用3：2壓縮器 三級6級XOR延遲、占用8個XOR、4個MUX</p><p>　　2：采用4：2壓縮器 兩級6級XOR延遲、占用8個XOR、4個MUX</p><

79、p>　　3：采用混合壓縮器 兩級5級XOR延遲、占用8個XOR、4個MUX</p><p>　　選用方案3可以節(jié)省一級XOR延遲，在耗費相同的邏輯資源的情況下取得更大高的速度，如圖4-4示：</p><p><b>　　圖4-4</b></p><p><b>　　乘法器端口定義</b></p>

80、<p>　　根據(jù)乘法器的功能計算要求定義乘法器的端口如下：</p><p>　　圖4-5 乘法器端口圖</p><p>　　ain ：16位浮點乘數(shù)輸入</p><p>　　bin ：16位浮點被乘數(shù)輸入</p><p>　　clk ：工作時鐘輸入</p><p>　　res ：復位信號輸入</p>

81、;<p>　　f ：定點/浮點運算選擇輸入</p><p>　　cout：32位浮點運算結果輸出</p><p><b>　　浮點數(shù)規(guī)格化</b></p><p>　　關于浮點數(shù)的范圍如下：</p><p>　　最大正數(shù)值 是由尾數(shù)的最大正數(shù)值與階碼的最大正數(shù)值組合而成的；</p><

82、;p>　　最小正數(shù)值 是由尾數(shù)的最小正數(shù)值與階碼的最小負數(shù)值組合而成的；</p><p>　　最大負數(shù)值 是由尾數(shù)的最大負數(shù)值與階碼的最小負數(shù)值組合而成的；</p><p>　　最小負數(shù)值 是由尾數(shù)的最小負數(shù)值與階碼的最大正數(shù)值組合而成的；</p><p><b>　　16進制浮點數(shù)</b></p><p>　　最

83、大正數(shù)值C=0111_0111_1111_1111</p><p>　　最小正數(shù)值C=1000_0000_0000_0000</p><p>　　最大負數(shù)值C=1000_0000_0000_0000</p><p>　　最小負數(shù)值C=0111_1000_0000_0000</p><p>　　兩個數(shù)據(jù)相乘無外乎兩種結果，正數(shù)和負數(shù)。</

84、p><p>　?。?）正數(shù)結果的分析：</p><p>　　規(guī)格化后尾數(shù)部分的范圍（尾數(shù)可以都為正或負，但結果為正處理方式相同所以加絕對值）</p><p>　　0.100_0000_0000<|C(man)|<0.111_1111_1111</p><p>　　0.5<|C(man)|<0.99951171875<

85、/p><p><b>　　相乘的最終結果范圍</b></p><p>　　0.01(20位0)< C(man) <0.11_1111_1111_0000_0000_0001</p><p>　　0.25< C(man) <0.9990236759185791015625</p><p>　　結果：正數(shù)

86、結果的移位規(guī)格化（高位的0為無效位）</p><p>　　1：尾數(shù)右移一位，指數(shù)減1</p><p>　　2：尾數(shù)不用移位，指數(shù)不變</p><p>　?。?）負數(shù)結果的分析：</p><p>　　規(guī)格化后尾數(shù)部分的范圍（尾數(shù)符號相異）</p><p>　　0.100_0000_0000<C(man)<0.

87、111_1111_1111</p><p>　　0.5<C(man)<0.99951171875</p><p>　　1.000_0000_0000<C(man)<1.011_1111_1111</p><p>　　-1<C(man)<-0.50048828125</p><p><b>　　相乘

88、的最終結果范圍</b></p><p>　　-0.99951171875<C(man)<-0.50048828125*0.5=-0.250244140625</p><p>　　11.00_0000_0000_1000_0000_0000<C(man)<11.10_1111_1111_1100_0000_0000</p><p>

89、　　結果：負數(shù)結果的移位規(guī)格化（高位的1為無效位）</p><p>　　1：尾數(shù)右移一位，指數(shù)減1</p><p>　　2：尾數(shù)不用移位，指數(shù)不變</p><p><b>　　指數(shù)修正</b></p><p>　　本文的設計的浮點乘法器的指數(shù)部分有四位，兩個四位的數(shù)相加的范圍是： -16<e<14</

90、p><p>　　一個五位數(shù)的表示范圍是：</p><p><b>　　-16<e<15</b></p><p>　　當存在移位規(guī)格化操作時候一個五位的數(shù)是不能表示的，因為存在一個特殊的數(shù)-16，在減1時發(fā)生溢出。</p><p>　　尾數(shù)規(guī)格化的時候需要小數(shù)點向右移，指數(shù)會減少1，在結尾對輸出進行賦值時采用指數(shù)修

91、正之前的符號可以有效的防止指數(shù)溢出情況的發(fā)生，在程序上只需要加一級判斷而已，詳細實現(xiàn)過程見附錄部分程序。</p><p><b>　　乘法器的驗證</b></p><p>　　在前文已完成的浮點乘法器設計的基礎上，本章將該乘法器的功能與性能進行驗證。驗證是芯片設計的重要組成部分，目的是要檢查設計的電路是否達到預期的功能和性能要求，驗證的基本思路是：模擬待驗證的設計的輸

92、入端輸入不同的信號觀察信號在設計內(nèi)部的傳播與輸出的結果，從而分析出設計是否達到要求。驗證主要分為軟件的模擬仿真和硬件仿真。</p><p>　　Modelsim模擬仿真</p><p>　　Modelsim仿真工具是Model公司開發(fā)的，它支持Verilog、VHDL以及他們的混合仿真。它可以將整個程序分步執(zhí)行，使設計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都

93、可以查看任意變量的當前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等。比Quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。</p><p>　　在采用Modelsim開始仿真之前我們首先應該搭建一個仿真測試的平臺，即為即將進行的測試文件編寫一個測試激勵（Testbench）。一個測試平臺文件就是一個Verilog模型，可以用來驗證所設計的硬件模型的正確性。測試平臺就是為

94、所測試的元件提供一個測試激勵，仿真結果可以以波形的方式顯示或存儲測試結果到文件中。激勵信號可以直接集成在測試平臺文件中，也可以外部文件加載，在這里我們采用集成在測試平臺中如圖5-1。</p><p>　　圖5-1 仿真測試平臺</p><p>　　仿真模擬文件是采用軟件方法模擬一個乘法器，在編寫的時候并不考慮硬件情況所以是不可綜合的。它僅僅用于仿真，在相同的測試激勵下會產(chǎn)生和待測試文件一樣

95、的乘法結果。但由于它采用的是純粹的軟件的仿真并不關心實際硬件，所以我們可以采用直接使用乘法得出結果，從而大大減小它的編寫難度同時能夠保證結果的正確性。如果待測試文件和仿真模擬文件在相同的測試激勵下輸出相同的結果，那么我們就可以認為設計是正確的。同時得益于軟件仿真的高速性我們可以再完成一組仿真比較之后緊接著自動進入下一組，同時自動改變仿真的數(shù)據(jù)組合，逐步將16位浮點數(shù)據(jù)的全部組合進行測試，確保在所有情況下的結果都是正確的。</p&g

96、t;<p>　　仿真測試平臺提供兩個相同的測試激勵分別將值給待測試文件和模擬測試文件，然后得到它們的結構進行比較，如果相同說明我們的設計在功能上是正確的，如果不同說明設計存在問題，驗證測試馬上終止，并給出錯誤位置和激勵信號幫助改正，具體實現(xiàn)代碼見附錄測試代碼部分。</p><p>　　Modelsim版本：Modelsim SE 6.5</p><p>　　系統(tǒng)平臺：WIN7

97、旗艦版</p><p>　　圖5-2 Modelsim仿真結果</p><p><b>　　FPGA硬件仿真</b></p><p>　　在代碼編寫完成后通過QuartusⅡ的編譯和綜合下載到FPGA的實驗板上進行實際的硬件仿真，在這里可以完全模擬芯片在生產(chǎn)出來之后所遇到的實際問題并提前改善。</p><p>　　Qua

98、rtusⅡ版本：QuartusⅡ8.0</p><p>　　系統(tǒng)平臺 ：WIN7旗艦版</p><p>　　實驗板 ：EP1C6Q240C8</p><p>　　抓圖 ：嵌入式邏輯分析儀</p><p>　　圖5-3 邏輯資源占用情況</p><p>　　圖5-4 嵌入式邏輯分析儀抓圖&l

99、t;/p><p><b>　　ASIC綜合</b></p><p>　　所謂ASIC邏輯綜合是指在給定工藝庫的基礎上通過映射和優(yōu)化，將行為級描述的設計在一定的規(guī)則下轉化為邏輯電路結構。它是面向給定的設計約束，將高級的設計代碼描述映射為基于工藝庫的門級網(wǎng)表的自動化過程。</p><p>　　ASIC綜合器在把可綜合的VHDL/Verilog程序轉化成

100、硬件電路時，一般要經(jīng)過兩個步驟：第一步是HDL綜合器對VHDL/Verilog進行分析處理，并將其轉成相應的電路結構或模塊，這時是不考慮實際器件實現(xiàn)的，即完全與硬件無關，這個過程是一個通用電路原理圖形成的過程；第二步是對應實際實現(xiàn)的目標器件的結構進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關鍵路徑等。</p><p>　　圖6-1 DC綜合優(yōu)化之前的電路圖</p><p>　　圖6-2 DC 綜

101、合優(yōu)化之后的電路圖</p><p>　　第一步我們采用DC綜合，生成相應的電路模塊和時序文件，以及接下來用到的sdc文件。</p><p>　　圖6-3 Astro布局布線完成后電路</p><p>　　第二步我們采用Astro進行自動的布局布線，得到最終的GDS文件。</p><p><b>　　結 論</b><

102、/p><p>　　本文采用自上而下的正向設計方法在仔細分析了各種算法的基礎之上設計了一種高速CMOS浮點乘法器，可以實現(xiàn)16位浮點和12位定點的乘法運算。通過Verilog HDL語言進行了硬件電路的描述，并利用Altera公司的Cyclone系列的EP1C6進行了硬件電路的實現(xiàn)，而該電路的功能仿真和硬件驗證都已經(jīng)正確通過，驗證表明乘法器具有優(yōu)良的性能。</p><p>　　通過對電路進行時序

103、分析，可以得出該種設計方法的電路比傳統(tǒng)方法設計的電路有了明顯性能改善的結論。乘法運算在一個時鐘周期完成，可以處理16位浮點或12位定點兩種類型數(shù)據(jù)，具有更廣泛的應用范圍。整個乘法器都進行了高度并行化的設計，使乘法器具有較快的運算速度，且結構規(guī)整。數(shù)據(jù)格式的識別與切換可由乘法器自行完成。乘法器的設計采用軟IP形式，具有一定的通用性和可移植性，且易于在此基礎上進行延伸設計。資源占用情況如圖4-2示，速度達到71.33MHZ?；究梢詽M足高速

104、性的要求。</p><p><b>　　參考文獻</b></p><p>　　周立功. EDA實驗與實踐. 北京: 北京航空航天大學出版社, 2007-9</p><p>　　王鈿, 卓興旺. 基于Verilong HDL的數(shù)字系統(tǒng)設計應用設計. 第二版. 北京: 國防工業(yè)出版社, 2007-8</p><p>　　王彥

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110、計算機2002, 4:52-56</p><p>　　盧君明, 林爭輝. 一種新型的晶體管級改進Booth編碼單元電路[j]. 微電子學 2002,3:42-46</p><p>　　周旭, 唐志敏. 一種快速的浮點乘法器結構[j]. 計算機研究與發(fā)展, 2003, 40(6):879-883</p><p>　　王田, 陳健. 付宇卓. 一種32位全定制高速乘法器

111、設計[J]. 小型微型計算機系統(tǒng), 2005,26(2):307-309</p><p>　　吳金, 應征. 高速浮點乘法器設計[J]. 電路與系統(tǒng)學報, 2005(10)6:6-11</p><p>　　孫旭光, 毛志剛, 來逢昌. 改進結構的64位CMOS并行加法器設計與實現(xiàn)[J]. 半導體學報，2003,24(2):204-208</p><p><b&

112、gt;　　.</b></p><p><b>　　致 謝</b></p><p>　　至此基本完成了在***大學四年的學習，這四年來的時光將是我一生最難以忘懷的歲月。*****大學，這個閃亮的名字像一個深深的烙印刻在我的身上，感謝河***大學為我提供的成長的空間與自我提升的機會。</p><p>　　本學位論文是在**老師的細心指導

113、下完成的。*老師堅韌不拔，孜孜以求的工作態(tài)度令我感到無比欽佩，這對我產(chǎn)生了超出學術以外的更深遠的影響。從課題的選擇到論文的最終完成，**老師始終都給予了細致的指導和不懈的支持，在設計的過程中遇到的實際問題總會在最短時間內(nèi)給予最詳細的解釋。在論文的撰寫的過程中，**老師也進行的認真的審閱與修改，使得我的論文結構一步一步的完善，內(nèi)容日趨豐滿，希望借此機會向張老師表示最衷心的感謝！</p><p>　　本文的設計工作還

114、得到了***老師的悉心指導和諸多幫助。*老師嚴謹?shù)闹螌W態(tài)度、淵博的專業(yè)知識、敏銳的學術洞察力給我留下了深刻的印象。同時感謝電子信息科學與技術專業(yè)的老師們，雖然沒有直接參與論文的指導但在開題時提出很多可行性的建議，在這里向他們表示深深的感謝。</p><p><b>　　附 錄</b></p><p>　　附錄1：部分設計代碼</p><p>　

115、　/**************************************************************</p><p>　　* 高性能數(shù)字乘法器 *</p><p>　　* 電信學院06級電信科 *&