數(shù)電課程設(shè)計(jì)--四位二進(jìn)制減法器

1、<p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè)通信工程</p><p>　學(xué)生姓名班級(jí)學(xué)號(hào)</p><p>　課程設(shè)計(jì)題目四位二進(jìn)制減法器 缺1101，1100 </p><p>　實(shí)踐教學(xué)要求任務(wù):1.了解數(shù)字系統(tǒng)設(shè)計(jì)方法。2.熟悉Xinlinx ISE環(huán)

2、境。3.熟悉multisim環(huán)境。4.設(shè)計(jì)實(shí)現(xiàn)（四位二進(jìn)制減法計(jì)數(shù)器且缺1100和1011 ）。工作計(jì)劃與進(jìn)度安排：第一周：熟悉multisim及ISE環(huán)境練習(xí)數(shù)字系統(tǒng)設(shè)計(jì)方法第二周：（1）在ISE環(huán)境中仿真實(shí)現(xiàn)（四位二進(jìn)制減法計(jì)數(shù)器且缺1100和1011）并下載到FPGA目標(biāo)芯片上。（2）在Multisim環(huán)境中仿真實(shí)現(xiàn)（四位二進(jìn)制減法計(jì)數(shù)器且缺1100和1011）并通過(guò)虛擬儀器驗(yàn)證其正確性。</p><p>

3、　指導(dǎo)教師：201 年 月 日專業(yè)負(fù)責(zé)人：201 年 月 日學(xué)院教學(xué)副院長(zhǎng)：201 年 月 日</p><p><b>　　一.課程設(shè)計(jì)目的</b></p><p>　　1、通過(guò)《數(shù)字系統(tǒng)課程設(shè)計(jì)》的課程實(shí)驗(yàn)使電子類專業(yè)的學(xué)生能深入了解集成中規(guī)模芯片的使用方法。</p><p>　　2、培養(yǎng)學(xué)生的實(shí)際動(dòng)手能力，并使之初步具

4、有分析，解決工程實(shí)際問(wèn)題的能力。</p><p><b>　　二.設(shè)計(jì)實(shí)驗(yàn)框圖</b></p><p>　　輸入計(jì)數(shù)脈沖CP 四位二進(jìn)制 C 借高位的借位信號(hào) </p><p>　　器 減法計(jì)數(shù)器</p><p>　　由題目可知，無(wú)效狀態(tài)為1100

5、、1101根據(jù)二進(jìn)制遞減計(jì)數(shù)的規(guī)律，可看出狀。四位二進(jìn)制減計(jì)數(shù)，狀態(tài)圖如下：</p><p>　　1111→1110→1011→1010→1001→1000→0111→0110→0101→0100→0011→→0010→0001→0000 →1111 缺1101→ 1100 由JK觸發(fā)器組成4位異步二進(jìn)制加法計(jì)數(shù)器。</p><p><b>　　三.實(shí)現(xiàn)過(guò)程</b&

6、gt;</p><p><b>　　1.VHDL</b></p><p><b>　?。?）建立工程。</b></p><p>　　File——〉New Project；Project Name：工程名（例：count10）; Project Location：工程保存的位置（例：F：0603060x\count10）；n

7、ext——>……——>next直至finish。</p><p>　?。?）VHDL源程序 </p><p>　　右擊xc95108-15pc84，選New Source，再選VHDL Module后，填加文件名（例：File name：v1）——〉next( Port Name中隨便填A(yù))——〉finish。</p><p>　　寫入程序，保存程序。&

8、lt;/p><p>　　LIBRARY IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity sub_count is</p><p>　　port(clk,

9、clr: in std_logic;</p><p>　　q: out std_logic_vector(3 downto 0));</p><p>　　end sub_count;</p><p>　　architecture Behavioral of sub_count is</p><p>　　signal count : std

10、_logic_vector(3 downto 0 );</p><p><b>　　begin</b></p><p>　　process(clk,clr)</p><p><b>　　begin</b></p><p>　　if clr='1'then</p>&l

11、t;p>　　count<="1111";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if count="1110" then</p><p>　　count<="1011";</p>&

12、lt;p>　　else count<=count-1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　q<=count;</p>&

13、lt;p>　　end Behavioral;</p><p>　　雙擊Implement Design（或右鍵Run），運(yùn)行程序，調(diào)試成功顯示如下：</p><p><b>　?。?）編譯及仿真</b></p><p>　　回到vi.vhd界面，右鍵點(diǎn)擊v1 - Behavioral（v1.vhd）,選New Source——〉Test

14、Bench WaveForm——〉File Name：t1( 測(cè)試波形文件名t1),next(連接v1) ——next〉——〉finish</p><p>　　左側(cè)Sources for 欄內(nèi)選擇Behavioral Simulation，選擇scount ，打開(kāi)Processes下的Xilinx ISE Simulator如圖</p><p>　　點(diǎn)擊Simulate Behaviora

15、l Model（或右鍵RUN）運(yùn)行仿真波形，如下</p><p>　　（4）引腳鎖定及下載</p><p>　　左上側(cè)Source for選項(xiàng)中選擇Synthesis/Implementation，左下側(cè)Processes—〉User </p><p>　　Constraints—〉A(chǔ)ssign Package Pins分配引腳:Clk-key1,clr-sw1,q

16、3-L1,q2-L2,q1-L3,q0-L4。點(diǎn)擊保存，OK。</p><p>　　回到ISE ：Processes——〉Implement Design——〉Optional Implementation Tools——〉雙擊Lock Pins鎖定引腳</p><p>　　Processes——〉Implement Design——〉雙擊Generate Programming File

17、——〉Configure Device（iMPACT），默認(rèn)JTAG，finishi，v1.jed ——〉Open</p><p>　　右鍵點(diǎn)綠——〉Progaram——〉OK，結(jié)束下載。</p><p>　　（5）仿真結(jié)果分析：</p><p>　　通過(guò)此圖可以看到輸出端從15到0又跳到15，缺少了13和12，正好符合要求，說(shuō)明程序正確。而且從圖中可以看出四個(gè)輸出

18、端輸出的波形，與時(shí)序圖相吻合。并且將程序下載到芯片中，實(shí)際的發(fā)光管亮滅也符合要求。</p><p><b>　　2.電路設(shè)計(jì)</b></p><p><b>　?。?）設(shè)計(jì)原理</b></p><p><b>　　1.狀態(tài)圖如下：</b></p><p>　　1111→1110

19、→1011→1010→1001→1000→0111→0110→0101→0100→0011→→0010→0001→0000 →1111 </p><p>　　2選擇觸發(fā)器，求時(shí)鐘方程、輸出方程和狀態(tài)方程</p><p>　　1)選用由于JK觸發(fā)器功能齊全、使用靈活，在這里選用4個(gè)CP下降沿觸發(fā)的邊沿JK觸發(fā)器。</p><p>　　2）輸出方程：Y=.</p

20、><p>　　3）時(shí)鐘方程：====cp，選擇同步時(shí)序電路。</p><p><b>　　4）狀態(tài)方程：</b></p><p><b>　　Y的卡諾圖</b></p><p>　　2.同步減法計(jì)數(shù)器次態(tài)卡諾圖 </p><p><b>　　的卡諾圖</b>

21、</p><p><b>　　的卡諾圖 </b></p><p><b>　　的卡諾圖 </b></p><p><b>　　的卡諾圖</b></p><p>　　JK觸發(fā)器的驅(qū)動(dòng)方程為：=J+</p><p>　　變換狀態(tài)方程的形式：</p&

22、gt;<p><b>　　=1*+*</b></p><p><b>　　=++ = + *</b></p><p><b>　　=+(+)</b></p><p><b>　　= * +()*</b></p><p>　　與特性方程做比較，

23、可得:</p><p><b>　　==1</b></p><p><b>　　= =*</b></p><p>　　= =*</p><p><b>　　= =</b></p><p>　　5）檢查電路能否自啟動(dòng)</p>

24、<p>　　將無(wú)效狀態(tài)，1101,1100代到狀態(tài)方程中進(jìn)行計(jì)算，結(jié)果如下：</p><p>　　1101→0000（有效狀態(tài))　　1100→0111(有效狀態(tài))</p><p>　　可見(jiàn)，所設(shè)計(jì)的時(shí)序電路能夠自啟動(dòng)。</p><p>　　（2）基于Multisim的設(shè)計(jì)電路</p><p>　　根據(jù)所選用的觸發(fā)器和時(shí)鐘方程、輸

25、出方程、驅(qū)動(dòng)方程，便可以畫出如圖2.5所示的邏輯電路圖。</p><p>　?。?）虛擬觀察的波形</p><p>　?。?）仿真結(jié)果分析 </p><p>　　我的題目是四位二進(jìn)制減法計(jì)數(shù)器（缺1101,1100），在multisim中，計(jì)數(shù)器也是從14直接跳變成11，其余的數(shù)正常跳變，小燈根據(jù)數(shù)字的變化有規(guī)律地亮滅。，當(dāng)全部亮的時(shí)候，表示0000，向高位借位，綠

26、燈指示亮起。4位同步二進(jìn)制減法計(jì)數(shù)器的工作原理是指當(dāng)復(fù)位信號(hào)clr高電平到來(lái)時(shí)，就把計(jì)數(shù)器的狀態(tài)置成“1111”。</p><p>　　在r復(fù)位信號(hào)無(wú)效（即此時(shí)低電平有效）的前提下，當(dāng)clk的上升沿到來(lái)時(shí)，如果計(jì)數(shù)器原態(tài)是14，計(jì)數(shù)器回到11態(tài)，否則計(jì)數(shù)器的狀態(tài)將減1。</p><p>　　四、設(shè)計(jì)的總結(jié)與體會(huì)</p><p>　　1.實(shí)驗(yàn)中遇到的問(wèn)題：</p

27、><p>　　在用multisim做仿真波形圖時(shí)。電路連接不對(duì)，小燈不能正確的亮起，還有解決好電路問(wèn)題后，邏輯分析儀出不了仿真波形。</p><p><b>　　2.解決辦法：</b></p><p>　　為了解決問(wèn)題，通過(guò)自帶軟件的檢查功能，查到有一支路沒(méi)有連接上，然后就迎刃而解。波形問(wèn)題上，調(diào)整了邏輯分析儀中clk的參數(shù)。連接好邏輯分析儀，波形