eda課程設(shè)計(jì)報(bào)告---四位加法器設(shè)計(jì)

1、<p><b>　　《EDA》課程設(shè)計(jì)</b></p><p>　　題目 ：四位加法器設(shè)計(jì)</p><p>　　學(xué)號(hào) ： </p><p>　　姓名 ： </p><p>　　班級(jí) ： </p><p>　　指導(dǎo)老師 ： <

2、/p><p>　　2012年2月26日—2012年3月2日</p><p><b>　　目錄</b></p><p>　　一、摘要-------------------------------2</p><p>　　二、EDA簡(jiǎn)介---------------------------2</p><p>

3、;　　三、概述----------------------------------3</p><p>　　3.1目的與要求-------------------3</p><p>　　3.2實(shí)驗(yàn)前預(yù)習(xí)-------------------4</p><p>　　3.3設(shè)計(jì)環(huán)境----------------------4</p><p>　　

4、四、四位全加器的設(shè)計(jì)過程--------5</p><p>　　4.1 半加器的設(shè)計(jì)----------------5</p><p>　　4.2一位全加器的設(shè)計(jì)----------10</p><p>　　4.3四位全加器的設(shè)計(jì)----------12</p><p>　　五、收獲與心得體會(huì)----------------13</p&

5、gt;<p><b>　　一、摘要</b></p><p>　　本文主要介紹了關(guān)于EDA技術(shù)的基本概念及應(yīng)用，EDA設(shè)計(jì)使用的軟件Quartus7.2的基本操作及使用方法，以Altera公司的Quartus7.2為工具軟件，采用層次化原理圖輸入法設(shè)計(jì)半加器和四位全加器的設(shè)計(jì)及仿真過程。</p><p><b>　　二、EDA簡(jiǎn)介</b&g

6、t;</p><p>　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作.EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算

7、機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。 EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。高層次設(shè)計(jì)是一種"概念驅(qū)動(dòng)式"設(shè)計(jì)

8、，設(shè)計(jì)人員無須通過門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)后</p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)ED

9、A的概念或范疇用得很廣。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用[1]。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本次畢業(yè)設(shè)計(jì)課題實(shí)現(xiàn)的核心技術(shù)即為EDA相關(guān)技術(shù)。</p><p><b>　　三、概述</b></p>&l

10、t;p><b>　　3.1目的與要求</b></p><p>　　本實(shí)驗(yàn)課程的目的，旨在通過上機(jī)實(shí)驗(yàn)，使學(xué)生加深理解EDA技術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖和硬件描述語言進(jìn)行電路設(shè)計(jì)的基本方法和利用EDA工具軟件（MAX+plusⅡ或Quartus7.2）設(shè)計(jì)簡(jiǎn)單數(shù)字電子系統(tǒng)的能力，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計(jì)和研究開發(fā)工作打下基礎(chǔ)。EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命

11、，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世，我國(guó)EDA技術(shù)的應(yīng)用水平長(zhǎng)期落后于發(fā)達(dá)國(guó)家，因此，我們應(yīng)該盡早掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國(guó)電子工業(yè)在世界市場(chǎng)上生存、竟?fàn)幣c發(fā)展的需要。</p><p><b>　　3.2實(shí)驗(yàn)前預(yù)習(xí)</b></p><p>　　每次實(shí)驗(yàn)前，仔細(xì)閱讀本實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容，明確實(shí)驗(yàn)?zāi)康暮蛯?shí)驗(yàn)內(nèi)容；明確實(shí)驗(yàn)原理

12、與步驟；復(fù)習(xí)與實(shí)驗(yàn)內(nèi)容有關(guān)的理論知識(shí)；預(yù)習(xí)儀器設(shè)備的使用方法、操作規(guī)程及注意事項(xiàng)。</p><p><b>　　3.3設(shè)計(jì)環(huán)境</b></p><p>　　QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusⅡ在21世初推出，是Altera全一代FPGA/CPLD集成開發(fā)軟件MAX

13、+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在QuartusⅡ上可以完成設(shè)計(jì)輸入、HDL綜合、布新布局(適配)、仿真和選擇以及硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、開始處理和器件編程。</p><p>　　QuartusⅡ提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需求，也是單片機(jī)可編程系統(tǒng)(SoPC)設(shè)計(jì)的綜合環(huán)境和SoPC開發(fā)的基本設(shè)計(jì)工具，并為Alte

14、ra DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusⅡ設(shè)計(jì)完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusⅡ與可用利用第三方的綜合工具(如Leonardo Spectrum、Synplify Pro、FPGA Complier II)，并能直接調(diào)用這些工具。</p><p>　　同樣 QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具(如

15、ModelSin)。此外， QuartusⅡ與MATLAB和DSP Builder結(jié)合，可用進(jìn)行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的工具EDA工具。</p><p>　　四、4位全加器的設(shè)計(jì)實(shí)現(xiàn)過程</p><p><b>　　4.1半加器的設(shè)計(jì)</b></p><p><b>　　1、元件選擇</b>&l

16、t;/p><p>　　在MAX+plus II工具軟件的元件庫(kù)中已經(jīng)有與門、或門、與非門和異或門等元件，在設(shè)計(jì)中可直接調(diào)用這些元件，實(shí)現(xiàn)電路設(shè)計(jì)。</p><p>　　圖1 半加器原理圖</p><p>　　在元件選擇對(duì)話框的符號(hào)庫(kù)“Symbol Libraries”欄目中，用鼠標(biāo)雙擊基本元件庫(kù)文件夾“d:\maxplus2\max2lib\prim”后，在符號(hào)文件“

17、Symbol Files”欄目中列出了該庫(kù)的基本元件的元件名，例如and2(二輸入端的與門)、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對(duì)話框的符號(hào)名“Symbol Name”欄目?jī)?nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號(hào)。用上述同樣的方法也可以得到其他元件符號(hào)。</p><p>　　2、編輯半加器

18、的原理圖</p><p>　　半加器邏輯電路圖如圖1所示，它由1個(gè)異或門和1個(gè)與門構(gòu)成，a、b是輸入端，SO是和輸出端，CO是向高位的進(jìn)位輸出端。</p><p>　　在元件選擇對(duì)話框的符號(hào)名“Symbol Name”欄目?jī)?nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號(hào)。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號(hào)

19、。用鼠標(biāo)雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進(jìn)行名稱修改，用這種方法把兩個(gè)輸入端的名稱分別更改為“a”和“b”，把兩個(gè)輸出端的名稱分別更改為“SO”和“CO”，然后按照?qǐng)D1所示的半加器邏輯電路的連接方式，用鼠標(biāo)將相應(yīng)的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_adder．gdf”(注意后綴是．gdf)為文件名，存在自己建立的工程目錄d:\myeda\mygdf內(nèi)。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對(duì)話框中，自動(dòng)保留了上

20、一次存盤時(shí)的文件名和文件目錄，不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。 </p><p>　　3、編譯設(shè)計(jì)圖形文件</p><p>　　設(shè)計(jì)好的圖形文件一定要通過MAX+plus II的編譯。在MAX+plus II集成環(huán)境下，執(zhí)行“MAX+plus”菜單下的“Compiler”命

21、令，在彈出的編譯對(duì)話框中單擊“Start”按鈕，即可對(duì)h_adder．gdf文件進(jìn)行編譯。</p><p>　　在編譯中，MAX+plus II自動(dòng)完成編譯網(wǎng)表提取(Compiler Netlist Extractor)、數(shù)據(jù)庫(kù)建立(Database Builder)、邏輯綜合(Logic Synthesizer)、邏輯分割(Partitioner)、適配(Fitter)、延時(shí)網(wǎng)表提取(Timing SNF Ex

22、tractor)和編程文件匯編(Assembler)等操作，并檢查設(shè)計(jì)文件是否正確。存在錯(cuò)誤的設(shè)計(jì)文件是不能將編譯過程進(jìn)行到底的，此時(shí)計(jì)算機(jī)會(huì)中斷編譯，并在編譯(Compiler)對(duì)話框中指出錯(cuò)誤類型和個(gè)數(shù)。</p><p><b>　　4、生成元件符號(hào) </b></p><p>　　在MAX+plus II集成環(huán)境下，執(zhí)行“File”菜單下的“Create Defa

23、ult Symbol”命令，將通過編譯的GDF文件生成一個(gè)元件符號(hào)，并保存在工程目錄中。這個(gè)元件符號(hào)可以被其他圖形設(shè)計(jì)文件調(diào)用，實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。</p><p>　　5、功能仿真設(shè)計(jì)文件</p><p>　　仿真，也稱為模擬(Simulation)；是對(duì)電路設(shè)計(jì)的一種間接的檢測(cè)方法。對(duì)電路設(shè)計(jì)的邏輯行為和功能進(jìn)行模擬檢測(cè)，可以獲得許多設(shè)計(jì)錯(cuò)誤及改進(jìn)方面的信息。對(duì)于大型系統(tǒng)的設(shè)計(jì)，

24、能進(jìn)行可靠、快速、全面的仿真尤為重要。</p><p><b>　?、?建立波形文件</b></p><p>　　進(jìn)行仿真時(shí)需要先建立仿真文件。在Max+p1us II環(huán)境執(zhí)行“File”的“New”命令，再選擇彈出的對(duì)話框中的Waveform Editor fi1e項(xiàng)，波形編輯窗口即被打開。</p><p><b>　?、?輸入信號(hào)

25、節(jié)點(diǎn) </b></p><p>　　在波形編輯方式下，執(zhí)行“Node”的“Nodes from SNF”命令，彈出輸入節(jié)點(diǎn)“Enter Nodes from SNF”對(duì)話框，在對(duì)話框中首先單擊“List”按鈕，這時(shí)在對(duì)話框左邊的“Available Nodes＆Groups” (可利用的節(jié)點(diǎn)與組)框中將列出該設(shè)計(jì)項(xiàng)目的全部信號(hào)節(jié)點(diǎn)。若在仿真中只需要觀察部分信號(hào)的波形，則首先用鼠標(biāo)將選中的信號(hào)名點(diǎn)黑，然

26、后單擊對(duì)話框中間的“=>”按鈕，選中的信號(hào)即進(jìn)入到對(duì)話框右邊的“Selected Nodes＆Groups”(被選擇的節(jié)點(diǎn)與組)框中。如果需要?jiǎng)h除“被選擇的節(jié)點(diǎn)與組”框中的節(jié)點(diǎn)信號(hào)，也可以用鼠標(biāo)將其名稱點(diǎn)黑，然后單擊對(duì)話框中間的“<="按鈕。節(jié)點(diǎn)信號(hào)選擇完畢后，單擊“OK”按鈕即可。</p><p><b>　?、?設(shè)置波形參量</b></p><p

27、>　　在波形編輯對(duì)話框中調(diào)入了半加器的所有節(jié)點(diǎn)信號(hào)后，還需要為半加器輸入信號(hào)a和b設(shè)定必要的測(cè)試電平等相關(guān)的仿真參數(shù)。如果希望能夠任意設(shè)置輸入電平位置或設(shè)置輸入時(shí)鐘信號(hào)的周期，可以在Options選項(xiàng)中，取消網(wǎng)格對(duì)齊Snap to Grid的選擇(取消鉤)。</p><p>　?、?設(shè)定仿真時(shí)間寬度 </p><p>　　在仿真對(duì)話框，默認(rèn)的仿真時(shí)間域是1μS。如果希望有足夠長(zhǎng)的時(shí)間

28、觀察仿真結(jié)果，可以選擇“File”命令菜單中的“End Time”選項(xiàng)，在彈出的“End Time”對(duì)證框中，填入適當(dāng)?shù)姆抡鏁r(shí)間域(如5μS)即可。</p><p><b>　　⑤ 加入輸入信號(hào)</b></p><p>　　為輸入信號(hào)a和b設(shè)定測(cè)試電平的方法及相關(guān)操作如教材圖2.1.3所示，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖?，以便仿真后能測(cè)試so和co輸出信號(hào)。&

29、lt;/p><p><b>　?、?波形文件存盤</b></p><p>　　以“h_adder．scf”(注意后綴是．scf)為文件名，存在自己建立的工程目錄d:\myeda\mygdf內(nèi)。在波形文件存盤時(shí)，系統(tǒng)將本設(shè)計(jì)電路的波形文件名自動(dòng)設(shè)置為“h_adder.scf”，因此可以直接單擊確定按鈕。</p><p><b>　?、?進(jìn)行

30、仿真</b></p><p>　　波形文件存盤后，執(zhí)行“Max+p1us II”選項(xiàng)中的仿真器“Simulator”命令，單擊彈出的“仿真開始”對(duì)話框中的“Start”按鈕，即可完成對(duì)半加器設(shè)計(jì)電路的仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。</p><p>　　半加器波形顯示如下圖：</p><p><b>　　半加器波形</b&

31、gt;</p><p>　　4.2 1位全加器的設(shè)計(jì)</p><p>　　1、編輯1位全加器的原理圖1位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成。其原理圖如圖1所示。</p><p>　　圖1 1位全加器原理圖</p><p>　　在Quartus7.2圖形編輯方式下，在用戶目錄中找到自己設(shè)計(jì)的半加器元件h_adder，并把它調(diào)入原理圖編

32、輯框中（調(diào)入兩個(gè)），另外從d:\maxplus2\max2lib\prim元件庫(kù)中調(diào)出一個(gè)兩輸入端的或門，并加入相應(yīng)的輸入和輸出元件，按照?qǐng)D1所示電路連線，得到1位全加器電路的設(shè)計(jì)結(jié)果。電路中的a和b是兩個(gè)1位二進(jìn)制加數(shù)輸入，cin是低位來的進(jìn)位輸入，sum是和輸出，cout是向高位進(jìn)位輸出。</p><p>　　2、設(shè)計(jì)文件存盤與編譯</p><p>　　完成1位全加器電路原理圖的編輯后

33、，以f_adder．gdf為文件名將1位全加器電路原理圖設(shè)計(jì)文件保存在工程目錄中，“.gdf”表示圖形文件。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對(duì)話框中，自動(dòng)保留了上一次存盤時(shí)的文件名和文件目錄，操作者不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是初學(xué)者上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方</p><p><b>　　3、仿真設(shè)計(jì)文件</

34、b></p><p>　　在Quartus7.2波形編輯方式下，編輯f_adder．gdf的波形文件，并完成輸入信號(hào)a、b和cin輸入電平的設(shè)置。波形文件編輯結(jié)束后也要將波形文件保存在工程目錄中，在存盤操作時(shí)，系統(tǒng)會(huì)自動(dòng)將當(dāng)前設(shè)計(jì)的文件名作為波形文件名，并以.scf為文件類型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接單擊“OK”按鈕結(jié)束波形文件的存盤操作。</p>

35、<p>　　波形文件存盤后，執(zhí)行啟動(dòng)仿真器“Simulator”命令開始仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。</p><p>　　1位全加器波形如下圖</p><p>　　4.3 4位全加器的設(shè)計(jì)</p><p>　　4位加法器的設(shè)計(jì)中，全加器成為底層文件ain[3..0]和bin[3..0]是兩個(gè)4位二進(jìn)制輸入端，cin是低位來得進(jìn)位輸入

36、端，sum[3..0]是4位和輸出端，cout是向高位進(jìn)位的輸出端。原理圖如圖2所示。步驟同1位全加法器。</p><p>　　圖2 4位加法器原理圖</p><p><b>　　4位全加器波形圖</b></p><p><b>　　五、心得體會(huì)</b></p><p>

37、　　通過這次有關(guān)于EDA技術(shù)的課程設(shè)計(jì)的學(xué)習(xí)與應(yīng)用，我們基本了解了EDA技術(shù)的相關(guān)應(yīng)用，也掌握了EDA設(shè)計(jì)的相關(guān)軟件Quartus7.2的最基礎(chǔ)的使用方法，豐富了我們的設(shè)計(jì)手段，也讓我了解了更多的仿真方法。這次的學(xué)習(xí)開闊了我們的視野，使我們了解了更多的專業(yè)方面的實(shí)際應(yīng)用，在生產(chǎn)應(yīng)用方面的用處等，以及專業(yè)方面的發(fā)展方向等。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找

38、出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。</p><p>　　在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時(shí)鐘信號(hào)后，數(shù)字秒表開始計(jì)數(shù)，但是始終看不到秒和小時(shí)的循環(huán)計(jì)數(shù)。后來，在數(shù)十次的調(diào)試之后， 才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時(shí)鐘周期設(shè)置在 15 秒 左右比較合適。在設(shè)計(jì)的過 程

39、中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各 樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理 解得不夠深刻，掌握得不夠牢固。</p><p>　　通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn) 遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。最后，對(duì)給過我?guī)椭?/p>