第三章 組合邏輯電路

1、第三章　組合邏輯電路,§3.1 概述數(shù)字電路按其完成邏輯功能的不同特點(diǎn)，可劃分為組合邏輯電路和時(shí)序邏輯電路兩大類。組合邏輯電路：指該電路在任一時(shí)刻輸出的穩(wěn)定狀態(tài)，僅取決于該時(shí)刻的輸入信號(hào)，而與輸入信號(hào)作用前電路所處的狀態(tài)無關(guān)。特點(diǎn)：從電路結(jié)構(gòu)上看，組合邏輯電路僅由門電路組成，電路中無記憶元件，輸入與輸出之間無反饋。,,向量函數(shù)形式： Z=F(X),§3.2 組合邏輯電路的分析方法和

2、設(shè)計(jì)方法,一、分析組合邏輯電路,一般是根據(jù)已知的邏輯電路,找出其邏輯函數(shù)表達(dá)式,或?qū)懗銎湔嬷当?從而了解其電路的邏輯功能。 有時(shí)分析的目的在于檢驗(yàn)所設(shè)計(jì)的邏輯電路是否能實(shí)現(xiàn)預(yù)定的邏輯功能。 分析組合邏輯電路的一般步驟：①用文字或符號(hào)標(biāo)出各個(gè)門的輸入或輸出。②從輸入端到輸出端逐級(jí)寫出輸出函數(shù)對(duì)輸入變量的邏輯函數(shù)表達(dá)式，也可由輸出端向輸入端逐級(jí)推導(dǎo)，最后得到以輸入變量表示的輸出邏輯函數(shù)表達(dá)式。③用邏輯代數(shù)或卡諾圖化簡(jiǎn)或變換

3、各邏輯函數(shù)表達(dá)式，或列出真值表。,④根據(jù)真值表或邏輯函數(shù)表達(dá)式確定電路的邏輯功能。例：試分析如下圖電路的邏輯功能。,ⅰ.寫出邏輯函數(shù)表達(dá)式：,從邏輯函數(shù)式中不能直觀地看出這個(gè)電路的邏輯功能和用途。需要把其轉(zhuǎn)換成真值表的形式。,ⅱ.作邏輯真值表：,可以看出，當(dāng)DCBA表示的二進(jìn)制數(shù)小于或等于5時(shí)Yo為1，這個(gè)二進(jìn)制數(shù)大于5且小于11時(shí)Y1為1，當(dāng)這個(gè)二進(jìn)制數(shù)大于或等于11時(shí)Y2為1。 因此，這個(gè)邏輯電路可以用來判別輸入的4位二進(jìn)制

4、數(shù)數(shù)值的范圍。,二、組合邏輯電路的設(shè)計(jì)方法：根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這一邏輯功能的最簡(jiǎn)單邏輯電路。設(shè)計(jì)步驟如下：1.進(jìn)行邏輯抽象，將一個(gè)實(shí)際的邏輯問題抽象為一個(gè)邏輯函數(shù)。首先分析所給實(shí)際邏輯問題的因果關(guān)系，將引起事件所產(chǎn)生的結(jié)果作為輸出函數(shù)，再分別以二值邏輯0和1給以邏輯賦值，做出真值表。2.根據(jù)真值表可寫出輸出邏輯函數(shù)的“與或”表達(dá)式。3.將輸出邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)或變換。4.根據(jù)化簡(jiǎn)或變換后的輸出邏輯函數(shù)表達(dá)式，

5、畫出其邏輯圖。5.工藝設(shè)計(jì)。包括設(shè)計(jì)機(jī)箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝、測(cè)試。,§3.3 常用的邏輯電路,本節(jié)介紹了幾種常用組合邏輯電路的分析和設(shè)計(jì)。 為了使用方便，目前已將這些常用電路的設(shè)計(jì)標(biāo)準(zhǔn)化，且制成了中、小規(guī)模單片集成電路產(chǎn)品。,§3.3.1編碼器為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用一個(gè)二值代碼表示，即為編碼的含意。編碼器的邏輯功能就是把輸入的每一個(gè)高、低電平信號(hào)

6、編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼。一、3位二進(jìn)制編碼器,它的輸入是 I0~I7 8個(gè)高電平信號(hào)，輸出是3位二進(jìn)制代碼Y2Y1Y0。因此，它又稱為8線－3線編碼器。 輸入I0~I7當(dāng)中只允許一個(gè)取值為1。,3位二進(jìn)制編碼器的真值表,得邏輯表達(dá)式：,,(利用約束項(xiàng)化簡(jiǎn)),優(yōu)先8線－３線編碼器　　在上述二進(jìn)制編碼器中，如果多個(gè)輸入端同時(shí)為1，其輸出是混亂的。因此，在數(shù)字系統(tǒng)中常要求當(dāng)編碼器同時(shí)有多個(gè)輸入為有效時(shí)，輸出不但有意義，,且應(yīng)按事先編

7、排好的優(yōu)先順序輸出，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。,,,,,,,,,,,,,,,輸入信號(hào)以I7的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)為最低。,,,８線－３線優(yōu)先編碼器74LS148的邏輯圖,Y2=I7+I6+I5+I4Y1=I7+I6+I3I4I5+I2I4I5Y0=I7+I5I6+I3I4I6+I1I2I4I6,,,,,,,,,,,,,,,,,把I1~I9的十個(gè)狀態(tài)分別編成十個(gè)BCD碼。其中I9的優(yōu)先權(quán)最高，I1

8、的優(yōu)先權(quán)最低。,二、二－十進(jìn)制編碼器：,,,,,74LS147的功能表,二－十進(jìn)制優(yōu)先編碼器74LS147的邏輯圖,試用兩片74LS148接成16線－4線優(yōu)先編碼器，將A0～A15　16個(gè)低電平輸入信號(hào)編為0000～1111 16個(gè)4位二進(jìn)制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。,,,,,§3.3.2 譯碼器（解碼器）編碼的逆過程，即將具有特定含義的一組代碼“翻譯”出它的原意叫譯碼。一、二進(jìn)制譯碼器：３位二進(jìn)制

9、譯碼器（３線－８線譯碼器）,3位二進(jìn)制譯碼器的框圖,譯碼器將每個(gè)輸入代碼譯成對(duì)應(yīng)的一根輸出線上的高、低電平信號(hào)。,采用二極管與門陣列構(gòu)成的３位二進(jìn)制譯碼器,用二極管與門陣列構(gòu)成的譯碼器比較簡(jiǎn)單，但是其電路的輸入電阻較低而輸出電阻較高，且輸出的高、低電平信號(hào)發(fā)生偏移。通常只在一些大規(guī)模集成電路內(nèi)部采用這種結(jié)構(gòu)，而在一些中規(guī)模集成電路譯碼器中多采用三極管集成門電路結(jié)構(gòu)。,,用與非門組成的３線－８線譯碼器74LS138,,3線－8線譯碼器7

10、4LS138的功能表,二、二－十進(jìn)制譯碼器：將輸入BCD碼的十個(gè)代碼譯成十個(gè)高、低電平輸出信號(hào)。,,二－十進(jìn)制譯碼器74LS42的真值表,,,,,,,,,,,試用兩片3線－8線譯碼器74LS138組成4線－16線譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號(hào)Z0～Z15。,,,§3.3.3 數(shù)據(jù)選擇器（多路轉(zhuǎn)換器）,邏輯表達(dá)式：,從多個(gè)輸入數(shù)據(jù)中選擇一個(gè)送至輸出端，以雙4選1數(shù)據(jù)選擇器74LS153為

11、例，它包含兩個(gè)完全相同的４選１數(shù)據(jù)選擇器，兩個(gè)數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端十各自獨(dú)立的。通過給定不同的地址代碼，即可從４個(gè)輸入數(shù)據(jù)中選出所要的一個(gè)，并送至輸出端Y。,在CMOS集成電路中經(jīng)常用傳輸門組成數(shù)據(jù)選擇器。以雙4選1數(shù)選器CC14539為例：,S為附加控制端，S=0時(shí)數(shù)選器正常工作，S=1時(shí)數(shù)選器被禁止工作，輸出被封鎖為低電平。此外，S也作為擴(kuò)展端使用，以實(shí)現(xiàn)片間的連接。,,,,,試用一片雙4選1數(shù)選器CC

12、14539組成一個(gè)8選1數(shù)據(jù)選擇器。,§3.3.4 加法器一、半加器：不考慮進(jìn)位將兩個(gè)一位二進(jìn)制數(shù)A和B相加。,半加和,,向高位的進(jìn)位,,二、全加器：其輸入不僅有兩個(gè)1位二進(jìn)制數(shù)相加，還需加上低位送來的進(jìn)位。,,以雙全加器74LS183為例，其圖形符號(hào)為：,又有：,雙全加器74LS182的1/2邏輯圖,三、多位加法器：進(jìn)行兩個(gè)多位二進(jìn)制數(shù)的相加1.串行進(jìn)位加法器：依次將低位的進(jìn)位輸出接到高位的進(jìn)位輸入，每一位的相加結(jié)果都必

13、須等到低一位進(jìn)位產(chǎn)生以后才能建立（行波進(jìn)位加法器）,這種加法器的最大缺點(diǎn)是運(yùn)算速度慢，做一次加法運(yùn)算可能需要四個(gè)全加器的傳輸延遲時(shí)間。但是其電路結(jié)構(gòu)比較簡(jiǎn)單。,2.超前進(jìn)位加法器：進(jìn)位Ci是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......, B0的函數(shù)，通過邏輯電路得出每一個(gè)Ci,Ci=AiBi+(Ai+Bi)Ci-1 可使 Gi=AiBi，Pi=(Ai+Bi)則 Ci=Gi+PiCi-1 將此式展開得：,C

14、i= Gi+PiCi-1 = Gi+Pi(Gi-1+Pi-1Ci-2) = . . . . . . = Gi+PiGi-1+PiPi-1Gi-2+ . . . +PiPi-1 . . . P1G0+PiPi-1. . .P0C0,4位超前進(jìn)位加法器74LS283的邏輯圖如右圖,§3.3.5　數(shù)值比較器用來將兩個(gè)同樣位數(shù)的二進(jìn)制數(shù)A、B進(jìn)行比較，并能判別其大小關(guān)系的邏輯器件，叫做數(shù)碼比較器。1.兩個(gè)一位二進(jìn)制數(shù)的比較

15、①A>B(A=1,B=0)則②A<B(A=0,B=1)則③A=B(A=B=0,A=B=1)則,輸出函數(shù)式,Y(A=B)=A⊙B,2.比較兩個(gè)多位數(shù)A和B，需從高而低逐位比較。例兩個(gè)4位二進(jìn)制數(shù)A3A2A1A0和B3B2B1B0進(jìn)行比較，以下是4位數(shù)碼比較器CC14585,I(AB)是擴(kuò)展端，供片間連接時(shí)用。,試用兩片CC14585組成一個(gè)8位數(shù)值比較器。,§3.４　組合邏輯電路的設(shè)計(jì),一、設(shè)計(jì)方法的分類：

16、隨著微電子技術(shù)的不斷發(fā)展，單塊芯片的集成度越來越高，出現(xiàn)了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）和超大規(guī)模（VLSI）集成電路。TTL電路中，以單塊芯片所包含的門電路或等效門電路的數(shù)目來劃分集成規(guī)模。 MOS系列中，則以單塊芯片所包含的元器件數(shù)目來劃分的?！TL電路　　　　MOS系列12個(gè)以下的　　 100個(gè)以下的　 ————　小規(guī)模集成電路 12～100之間的　 100～100

17、0之間 ————　中規(guī)模集成電路　 100以上的　　　1000～10000之間 ————　大規(guī)模集成電路 10000以上的 ————　超大規(guī)模集成電路一般說來，小規(guī)模集成電路僅僅是器件的集成　　　　　中規(guī)模集成電路是邏輯部件的集成　　　　　大、超大規(guī)模集成電路則是數(shù)字系統(tǒng)或子系統(tǒng)的集成,實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)，根據(jù)所用器件不同

18、，設(shè)計(jì)方法有：① SSI 用數(shù)字電路設(shè)計(jì)的經(jīng)典方法　 　　　　　?、?MSI 用中規(guī)模集成功能模塊實(shí)現(xiàn)其他組合邏輯功能?、?LSI 使用大規(guī)模集成電路的可編程邏輯器件PLD，實(shí)現(xiàn)給定邏輯功能的設(shè)計(jì)二、用SSI設(shè)計(jì)組合邏輯電路　　　　　　　　　　　　　1.單輸出組合邏輯電路的設(shè)計(jì)：　　　　　　　　　　例：設(shè)計(jì)一個(gè)監(jiān)測(cè)信號(hào)燈工作狀態(tài)的邏輯電路。這組信號(hào)燈分別為紅、黃、綠三盞。點(diǎn)亮狀態(tài)只允許為紅、綠、黃和綠三種之一。其他狀態(tài)表示電路出現(xiàn)故障

19、。要求電路能夠發(fā)生故障信號(hào)。解: 一、進(jìn)行邏輯抽象：以三個(gè)燈的狀態(tài)為輸入變量，用A,B,C表示，燈亮為1，燈不亮為0；故障信號(hào)為輸出，用Y表示，正常狀態(tài)為0，故障發(fā)生則為1。列出真值表如下：,四、畫邏輯圖:,二、寫出邏輯函數(shù)式： Y=AB C+ABC+ABC+ABC+ABC,三、化簡(jiǎn):,Y=AC+AC+AB,,,,,,,,,,,,,,轉(zhuǎn)換為與非－與非式：,2.多輸出組合邏輯電路的設(shè)計(jì)：　　　　

20、　　　　　　　例：設(shè)計(jì)一個(gè)輸入為BCD代碼的七段字形譯碼器。BCD代碼可用8421BCD碼，七段字形顯示器件可用七段獨(dú)立的發(fā)光元件（發(fā)光二極管LED、液晶顯示器LCD、熒光數(shù)碼管、真空電子管等）,解：用七段獨(dú)立的發(fā)光元件(發(fā)光二極管LED、液晶顯示器LCD、熒光數(shù)碼管或真空電子管)顯示數(shù)字0--9。,Ya=A3A2A1A0+A3A1+A2A0,,,,,,Yb=A3A1+A2A1A0+A2A1A0,,,,Yc=A3A2+A2A1A0,,,

21、,Yd=A2A1A0+A2A1A0+A2A1A0,,,,,,Ye=A2A1+A0,Yf=A3A2A1+A2A1+A1A0,Yg=A3A2A1+A2A1A0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,三、用MSI設(shè)計(jì)組合邏輯電路數(shù)字集成電路生產(chǎn)工藝不斷成熟，中大規(guī)模通用數(shù)字集成電路產(chǎn)品已批量生產(chǎn)，產(chǎn)品已標(biāo)準(zhǔn)化、系列化，且成本低廉，許多數(shù)字電路都可直接使用中大規(guī)模集成電路的標(biāo)準(zhǔn)模塊來實(shí)現(xiàn)。這樣可以縮小電路的體積，減少

22、連線，提高電路的可靠性，降低成本，且其它一些邏輯功能也可以用標(biāo)準(zhǔn)的中規(guī)模集成模塊來設(shè)計(jì)。MSI設(shè)計(jì)最簡(jiǎn)標(biāo)準(zhǔn)：所用集成模塊數(shù)目最少，品種最少，集成模塊之間連線最少。目前，用于實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)最多的中規(guī)模集成電路有數(shù)據(jù)選擇器，譯碼器，全加器等。單輸出函數(shù)選用數(shù)據(jù)選擇器，多輸出函數(shù)則選用譯碼器。,一、用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)例１: 試用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù),解:當(dāng)S=1時(shí),4選1數(shù)選器的邏輯函數(shù)式為:

23、 Y= D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析:將地址輸入A0 , A1和數(shù)據(jù)輸入視為三變量R , A ,G. 則需令 D0 ~D3為第三個(gè)變量的適當(dāng)狀態(tài)(原變量，反變量，0，1)，將（1）式變換成與（2）式對(duì)應(yīng)的形式： Y= G ( R A ) + G ( R A ) + G ( R A ) + 1 ( R A ),,,,,——

24、— (1)式,——— (2)式,,,,,,,——— (3)式,將（2）式與（3）式對(duì)比：令 A1=R，A0=A，D0=D2=G D1=G，D3=1,,例2：用八選一數(shù)據(jù)選擇器產(chǎn)生三變量邏輯函數(shù),解：8選1數(shù)選器的地址輸入位數(shù)n=3，分別對(duì)應(yīng)A2=A，A1=B，A0=C，與8選1數(shù)選器的邏輯函數(shù)式對(duì)比：Y=D0(A2A1A0)+D1(A2A1A0)+D2(A2A1A1)+D3(A2A1A0) +D4(A2A1A0)+

25、D5(A2A1A0)+D6(A2A1A0)+D7(A2A1A0)Z=A B C+AC+ABC =1(A B C)+0(A BC)+0(ABC)+1(ABC)+0(AB C)+1(ABC) +0(ABC)+0(ABC),,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,得：D0=D3=D5=D7=1 D1=D2=D4=D6=0,可看出一片4選1數(shù)選器能產(chǎn)生任何一種最多3變量的邏輯函數(shù)，一片8選1

26、數(shù)選器能產(chǎn)生任何一種最多4變量的邏輯函數(shù)，.....，即具有n位地址輸入的數(shù)據(jù)選擇器可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。,二、用譯碼器產(chǎn)生多輸出邏輯函數(shù)例3：試?yán)?線－8線譯碼器產(chǎn)生一組多輸出邏輯函數(shù),,解：當(dāng)S=1時(shí)，3線—8線譯碼器各輸出端的函數(shù)式為：,將Z1~Z4化為最小項(xiàng)之和的形式：,經(jīng)轉(zhuǎn)換得：,例4．設(shè)計(jì)一個(gè)能將BCD代碼轉(zhuǎn)換為余3代碼的代碼轉(zhuǎn)換器。,解：列出代碼轉(zhuǎn)換電路的邏輯真值表：,可得： Y3Y

27、2Y1Y0=DCBA+ 0011,§3.5　組合邏輯電路中的競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象一、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象及其成因門電路兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變的現(xiàn)象稱為競(jìng)爭(zhēng)。我們把由于競(jìng)爭(zhēng)而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象叫做競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象。,分析當(dāng)輸入信號(hào)邏輯電平發(fā)生變化的瞬間，電路的工作情況:,二、競(jìng)爭(zhēng)－冒險(xiǎn)是組合邏輯電路中經(jīng)常會(huì)發(fā)生的一種現(xiàn)象，必須采取恰當(dāng)?shù)拇胧┘右苑乐埂！　　　　　　　　　　∠?jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的方法有：1.引入封

28、鎖脈沖　2.引入選通脈沖　3.接入濾波電容　4.修改邏輯設(shè)計(jì)　　　　　在負(fù)載電路對(duì)競(jìng)爭(zhēng)－冒險(xiǎn)所產(chǎn)生的尖峰脈沖不敏感時(shí)，如負(fù)載為發(fā)光器件，競(jìng)爭(zhēng)－冒險(xiǎn)所產(chǎn)生的尖峰脈沖對(duì)電路的工作沒有影響，可不必考慮這一問題。,,?1,,,,A,B,Y,,同一輸入變量經(jīng)不同途徑到達(dá)輸出門的情況（m、n 均為正整數(shù)）,利用取樣脈沖克服險(xiǎn)象,取樣脈沖,有相接的卡諾圖,加搭接塊的卡諾圖,卡諾圖法,例、用74138和最少的邏輯門設(shè)計(jì)一地址譯碼器，要求地址范圍是十六進(jìn)

29、制00-3FH.分析：地址碼共有64個(gè)，則譯碼輸出端共有64個(gè)，需要八片3/8譯碼器（74138）。地址低三位接74138的地址輸入端。高三位地址信號(hào)用來對(duì)八片74138尋址。電路圖有如下兩種形式：,譯碼器真值表如下( 輸出低電平有效）：,例：設(shè)計(jì)一個(gè)電路，可以把帶符號(hào)的二進(jìn)制數(shù)（包括符號(hào)位在內(nèi)共8位）變換為該數(shù)的補(bǔ)碼?？晒┻x擇的集成電路為二進(jìn)制加法器74LS283和其他門電路（數(shù)量均不限）。已知74LS283的圖形符號(hào)如下圖

30、所示。（中國科學(xué)技術(shù)大學(xué)招研考題 10分）,解：設(shè)輸入帶符號(hào)二進(jìn)制數(shù)為A7~A0，其補(bǔ)碼為B7~B0。當(dāng)A7=0時(shí)，輸出與輸入相同；當(dāng)A7=1時(shí)，需要對(duì)輸入碼進(jìn)行“求反加1”的運(yùn)算。由7個(gè)異或門以及兩片四位加法器74LS283構(gòu)成，如圖所示。,例3：已知八選一數(shù)據(jù)選擇器的輸出函數(shù)為,式中 Di為數(shù)據(jù)輸入端，

31、 ．．．,A2、A1、A0為地址信號(hào)。試用該數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù),畫出邏輯草圖(可附加必要的門電路)。,例4,例 5 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：F=∑(0, 1, 5, 6, 7, 9, 10, 14, 15) 解 選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖 所示。,例5,,AB,0 0,F,CD,,0 1,1 1,1 0,0 0,0 1,1 1,1 0,,例5的邏輯圖