第四講 邏輯設計技術(1)

1、第四講 邏輯設計技術（1）,1、前言,什么是邏輯設計技術通常也稱之為原理圖設計，是設計過程中的重要一環(huán)。但邏輯設計絕對不是“畫原理圖”。邏輯設計需要解決主要的硬件體系結(jié)構(gòu)選擇。能否獨立進行邏輯設計是工程師是否稱職的重要標志。當然，獨立進行邏輯設計并非意味著不與同事、供應商交流，不參考源廠的DEMO，不參考其他相近的設計，事實上我們從事的“新設計”，往往都是有參考的。邏輯設計的步驟需求－>設計－>驗證,晶體管的驅(qū)動能

2、力是用其導電因子β來表示的，β值越大，其驅(qū)動能力越強。多個管子的串、并情況下，其等效導電因子應如何推導？1、兩管串聯(lián)：,二 MOS管的串、并聯(lián)特性,設：Vt相同，工作在線性區(qū)。將上式代入（1）得：由等效管得：,比較（3）（4）得：同理可推出N個管子串聯(lián)使用時，其等效增益因子為：,2、兩管并聯(lián)： 同理可證，N個Vt相等的管子并聯(lián)使用時：,三、反向器,邏輯表達式：真值A：01Y：1

3、0,,,Spice 語言描述,cmos.OPTIONS LIST NODE POST.TRAN 200P 40N.PRINT TRAN V(IN) V(OUT)M1 OUT IN VCC VCC PCH L=0.5U W=100UM2 OUT IN 0 0 NCH L=0.5U W=100UVCC VCC 0 5VIN IN 0 0 PULSE .2 4.8 0N 1N 1N 5N 12NCLOAD OUT 0 .75P

4、.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END,模擬結(jié)果,驅(qū)動能力,標準反相器的導電因子為βn=βp，要求有,,四 與門,表達式,Spice 程序,and.OPTIONS LIST NODE POST.TRAN 200P 110N.PRINT TRAN M1 VCC INa 1 1 NCH L=0.5U W=100UM2 1 INb out out NCH L=0.5

5、U W=100UR out 0 1kVCC VCC 0 5VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22NVINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N.MODEL NCH NMOS LEVEL=1.END,結(jié)果,,分析,電流：輸出電壓：,五 或門,X=a+b,Spice程序,or.OPTIONS LIST NODE POST.TRAN 20

6、0P 110N.PRINT TRAN V(a) v(b) V(OUT)M1 VCC INb OUT OUT NCH L=0.5U W=100UM2 VCC INa OUT OUT NCH L=0.5U W=100UR OUT 0 1kVCC VCC 0 5VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22NVINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N

7、.MODEL NCH NMOS LEVEL=1.END,結(jié)果,,分析,電流輸出電壓,六 與非門,表達式,Spice 程序,nand.OPTIONS LIST NODE POST.TRAN 200P 110N.PRINT TRAN V(INa) v(INb) V(OUT)M1 OUT INb VCC VCC PCH L=0.5U W=10UM2 OUT INa VCC VCC PCH L=0.5U W=10UM3 OU

8、T INb p12 p12 NCH L=0.5U W=10UM4 p12 INa 0 0 NCH L=0.5U W=10UVCC VCC 0 5VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22NVINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END,模擬結(jié)果,在

9、一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，各個邏輯門的驅(qū)動能力都要與標準反相器相當。即在最壞工作條件下，各個邏輯門的驅(qū)動能力要與標準反相器的特性相同。設：標準反相器的導電因子為βn=βp， 邏輯門：βn1=βn2=β’n βp1=βp2=β’p,分析,（1）a，b=1，1時，下拉管的等效導電因子：βeffn=β’n/2（2）a，b=0，0時，上拉管的等效導電因子：βeffp=2β’p（3）a，b=1，

10、0或0，1時，上拉管的等效導電因子：βeffp=β’p綜合以上情況，在最壞的工作情況下，即：（1）、（3），應使： βeffp=β’p=βp ；βeffn=β’n/2=βn 即要求p管的溝道寬度比n管大1.25倍以上。,七 或非門,邏輯表達式：真值A：0 0 1 1B：0 1 0 1Y：1 0 0 0,Spice 程序,nor.OPTIONS LIST NODE POST.TRAN 200P 1

11、10N.PRINT TRAN V(a) v(b) V(OUT)M1 p12 INb VCC VCC PCH L=0.5U W=10UM2 OUT INa p12 p12 PCH L=0.5U W=10UM3 OUT INb 0 0 NCH L=0.5U W=10UM4 OUT INa 0 0 NCH L=0.5U W=10UVCC VCC 0 5VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N

12、22NVINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END,模擬結(jié)果,(1)當a，b=0，0 時，下拉管的等效導電因子：βeffp=β’p/2(2)當a，b=1，1時，上拉管的等效導電因子：βeffn=2β’n(3)當a，b=1，0或0，1時，上拉管的等效導電因子：βeffn=β’n綜合以上情

13、況，在最壞的工作情況下，即：（1）、（3），應使：βeffp=β’p/2=βp ；βeffn=β’n=βn 即： β’p=2β’n 所以 W’p/W’n=2μn/μp ≈2?2.5=5 即要求p管的寬度要比n管寬度大5倍。,分析,八、傳輸門,（1）單管傳輸門一個MOS管可以作為一個開關使用，電路中Cl是其負載電容。當Vg=0時，T截止，相當于開關斷開。當Vg=1時，T

14、導通，相當于開關合上。,Vi〈Vg-Vt時：輸入端處于開啟狀態(tài)，設初始時Vo=0，則Vi剛加上時，輸出端也處于開啟狀態(tài)，MOS管導通，溝道電流對負載電容C充電，至Vo=Vi。Vi≥Vg-Vt時：輸入溝道被夾斷，設初使Vo〈Vg-Vt，則Vi剛加上時，輸出端導通，溝道電流對C充電，隨著Vo的上升，溝道電流逐漸減小，當Vo=Vg-Vt時，輸出端也夾斷，MOS管截止，Vo保持Vg-Vt不變。綜上所述：Vi<Vg-Vt時，MOS管無

15、損地傳輸信號Vi≥Vg-Vt時，Vo=Vg-Vt信號傳輸有損失，為不使Vo有損失需增大Vg,（2）CMOS傳輸門,為了解決NMOS管在傳輸時的信號損失，通常采用CMOS傳輸門作為開關使用。它是由一個N管和一個P管構(gòu)成。工作時，NMOS管的襯底接地，PMOS管的襯底接電源，且NMOS管柵壓Vgn與PMOS管的柵壓Vgp極性相反。,,Vgp=1，Vgn=0時：雙管截止，相當于開關斷開；Vgp=0，vgn=1時：雙管有下列三種工作狀態(tài)：

16、ViVgp-|Vtp| P管導通 Vi通過雙管對C充電至：Vo=ViVi> Vgn-Vtn N管截止，Vi> Vgp-|Vtp| P管導通 Vi通過P管對C充電至：Vo=Vi通過上述分析，CMOS傳輸門是較理想的開關，它可將信號無損地傳輸?shù)捷敵龆恕?作業(yè),討論：在相同的特征尺寸時，串聯(lián)起來不同溝道寬度的nmos（VG大于零）和pmos（VG小于零） 通過的單位寬度電流密度變化。并試論對在VG