高k+SiO2柵全耗盡SOI MOSFET半解析模型的閾值電壓和DIBL效應(yīng)的研究.pdf

1、隨著半導(dǎo)體技術(shù)的快速發(fā)展，小尺寸效應(yīng)已成為器件發(fā)展的限制性因素，為了減小這些效應(yīng)對(duì)器件性能的影響，新結(jié)構(gòu)和新材料的器件不斷涌現(xiàn)。SOI(Silicon-on-Insulator)MOSFET因能有效地抑制小尺寸效應(yīng)，同時(shí)SOI層能堆砌三維集成電路，而成為最有前途的CMOS器件之一。研究人員和業(yè)界開(kāi)發(fā)了諸多基于SOI結(jié)構(gòu)的新型器件，獲得了廣泛應(yīng)用，全耗盡SOI MOSFET就是其中之一。但是，它與體硅MOSFET一樣，面臨按比例縮小帶來(lái)的

2、難題，特別是當(dāng)MOS器件的特征尺寸進(jìn)入納米領(lǐng)域后，低于3nm厚度的SiO2柵氧化層即使在1V的電壓下，也會(huì)產(chǎn)生指數(shù)上升的直接隧穿電流，從而破壞了器件的導(dǎo)通特性，成為MOSFET發(fā)展的瓶頸之一。因此，選取適當(dāng)?shù)母遦材料代替SiO2作為柵介質(zhì)層，提高柵的物理厚度，減小直接隧穿電流，是當(dāng)前器件研究的主要任務(wù)之一。
　　但是高k介質(zhì)柵也有一些缺點(diǎn)。首先，高k介質(zhì)與溝道硅膜之間存在大量的界面缺陷，這使得溝道載流子遷移率下降。其次是高k柵產(chǎn)生

3、的FIBL(Fringing Induced Barrier Lowing)效應(yīng)，導(dǎo)致器件特性退化。因此如果直接引入高k柵，在抑制了柵極泄漏電流的同時(shí)，會(huì)引起MOSFET閾值電壓漂移和電流驅(qū)動(dòng)能力下降等問(wèn)題。研究人員發(fā)現(xiàn)高k介質(zhì)層與溝道硅膜之間附加一層低k介質(zhì)作為緩沖層，可以降低高k柵帶來(lái)的負(fù)面作用，他們用熱動(dòng)力學(xué)模型計(jì)算了加低k緩沖層體硅MOSFET的閾值電壓。
　　本文將高k+低k介質(zhì)柵結(jié)構(gòu)應(yīng)用到FDSOI MOSFET，用S

4、iO2層作為低k介質(zhì)。由于SOI MOSFET結(jié)構(gòu)復(fù)雜，它的漏極電場(chǎng)、源極電場(chǎng)、前柵與背柵電場(chǎng)互相耦合，直接影響柵表面勢(shì)，傳統(tǒng)的一維模型計(jì)算精度低，而數(shù)值解法過(guò)程復(fù)雜，計(jì)算開(kāi)銷過(guò)大，因此一般通過(guò)解二維泊松方程和拉普拉斯方程建立它的閾值電壓模型。文章考慮了實(shí)際器件的疊柵和不同性質(zhì)的物理材料，引入了等效矩形源，將SOI MOSFET等效為四個(gè)矩形源，確立了四個(gè)區(qū)域的邊界條件和相互之間的銜接條件，并用分離變量法得到了四個(gè)區(qū)域關(guān)于電勢(shì)的解析表達(dá)

5、式。解析表達(dá)式中含有待定系數(shù)，利用特征函數(shù)展開(kāi)銜接條件，得到待定系數(shù)的解，將得到的解代入各區(qū)域電勢(shì)的解析表達(dá)式中，從而得到四個(gè)區(qū)域的電勢(shì)分布。在此基礎(chǔ)上，用二分法和迭代法求解超越方程的零點(diǎn)，從而求得閾值電壓的值。
　　本文還討論了高k+SiO2柵FDSOI MOSFET的閾值電壓和DIBL(Drain Induced Barrier Lowing)特性，通過(guò)改變不同的物理參數(shù)，對(duì)比了模型計(jì)算結(jié)果與Silvaco模擬仿真，對(duì)比圖表明