考慮源漏電場的準二維MOSFET閾值電壓模型.pdf

1、半導體技術的迅速發(fā)展，給各行各業(yè)帶來了巨大的變化，極大地提高了勞動生產力和人們的生活質量。于此同時也給半導體和集成電路本身帶來了嚴峻的挑戰(zhàn)，即它的產品飛速的更新?lián)Q代，種類繁多，因此需要研究者和業(yè)界不斷的開發(fā)新技術，跟上發(fā)展的步伐。體硅CMOS技術已經發(fā)展成為微電子產品的主導技術。按照器件按比例縮小的理論，隨著CMOS技術的發(fā)展，一代又一代的新產品不斷發(fā)展，集成密度和電路性能每三年提高了好幾倍。可以說CMOS器件的尺寸已進入到深亞微米乃至

2、納米時代，其器件物理與工藝也越來越復雜，需要人們不斷采用新的器件結構、新的材料和新的工作原理來突破原有的極限。
　　 目前，器件尺寸不斷縮小產生了一系列影響器件性能的物理效應，有人認為CMOS技術已經越來越接近基本物理極限，因此有必要考慮CMOS發(fā)展的潛在能力，以及進入到納米范圍的CMOS的發(fā)展方向，盡管人們依靠常規(guī)的按比例縮小規(guī)律已經獲得了巨大收益，但是花費的成本也越來越昂貴。在這種情況下，改進器件結構設計和使用新型材料會對C

3、MOS技術的進一步發(fā)展起到很好的推動作用。閾值電壓是描述MOSFET器件的開關特性的重要參數(shù)，分析MOS晶體管的閾值電壓一個基本要求就是得到表面勢。對于長溝道器件來說，源-襯結及漏-襯結沿溝道的耗盡層可以在溝道中忽略。在弱反型和耗盡區(qū)，在溝道中不考慮源漏端兩個結耗盡層的部分，溝道中表面勢可以看做常數(shù)，我們僅考慮這部分表面勢來計算。對于短溝道器件來說，源和漏端的結電場對于表面勢的影響是非常重要的。相對于很小的溝道長度我們不能忽略交界區(qū)，它

4、們構成了溝道中重要的一部分。
　　 傳統(tǒng)的閾值電壓模型沒有考慮源和漏端的結電場作用，當尺寸減小時，源和漏端的結電場作用對閾值電壓產生的影響不容忽視。本文從高斯定理出發(fā)，結合數(shù)值模擬，建立一個準二維閾值電壓模型。首先對源、漏端的p-n結作突變結近似，求出源、漏端p-n結空間電荷區(qū)電場強度，在溝道區(qū)中，運用高斯定理，忽略可動載流子，考慮源、漏電場作用，擬合一個與源、漏結電場有關的參數(shù)，建立MOSFET閾值電壓模型。在經典模型中，根據

5、表面勢得到耗盡層厚度，在本文建立的模型中，同樣可以得到耗盡層厚度與表面勢的關系，假定耗盡層厚度剛好等于經典模型的耗盡層厚度，器件剛好反型，那么此時所加柵壓為閾值電壓。把求得的表面勢代入經典閾值電壓公式，可以求得閾值電壓值。
　　 針對以上假設，本文在同一模型中通過數(shù)值模擬和理論計算驗證，首先與源、漏結電場相關的參數(shù)可以擬合成一個函數(shù)來表示，改變不同的參數(shù)運用medici仿真和MATLAB計算，對得到的理論值與仿真值進行比較，從而