帶約束條件的層次型SOC測(cè)試規(guī)劃研究.pdf

1、分類號(hào)密級(jí)UDC編號(hào)桂林電子科技大學(xué)碩士學(xué)位論文題目帶約束條件的層次型帶約束條件的層次型SOCSOC測(cè)試規(guī)劃研究測(cè)試規(guī)劃研究（英文）（英文）ResearchontheOptimizationofHierarchialSOCTestArchitecturewithConstraints研究生姓名:董祥健指導(dǎo)教師姓名、職務(wù)指導(dǎo)教師姓名、職務(wù):許川佩教授申請(qǐng)學(xué)位門類:工學(xué)碩士學(xué)科、專科、專業(yè):精密儀器及機(jī)械提交論文日期:2010年4月論文答辯

2、日期:2010年6月年月日摘要I摘要隨著微電子技術(shù)的發(fā)展，原本需要多個(gè)芯片配合實(shí)現(xiàn)的復(fù)雜系統(tǒng)可以集成到單一芯片上，系統(tǒng)級(jí)芯片（systemonchipSOC）由此而問世。SOC芯片滿足了市場(chǎng)對(duì)小型化的要求，但同時(shí)其復(fù)雜的內(nèi)部結(jié)構(gòu)也對(duì)芯片測(cè)試工作提出了更高的要求。龐大的測(cè)試數(shù)據(jù)量和過長的測(cè)試時(shí)間導(dǎo)致測(cè)試成本迅速增加，從而使得測(cè)試成為SOC設(shè)計(jì)的一個(gè)瓶頸，因此尋求有效的方法降低測(cè)試成本成為業(yè)界研究的熱點(diǎn)。目前已有的研究中許多測(cè)試優(yōu)化研究都建

3、立在IP核處在同一層次的假設(shè)上。但在實(shí)際中，大多SOC都是層次型的，因此層次型SOC的測(cè)試結(jié)構(gòu)優(yōu)化研究具有重要的現(xiàn)實(shí)意義。除此之外，測(cè)試功耗等相關(guān)約束條件也日益成為實(shí)際測(cè)試工作必須考慮的因素。本文研究了基于IEEEP1500環(huán)的測(cè)試包封和基于測(cè)試總線的測(cè)試訪問機(jī)制，將量子進(jìn)化算法引入到層次型SOC的測(cè)試結(jié)構(gòu)優(yōu)化中，并在此基礎(chǔ)上加入測(cè)試功耗等約束條件，對(duì)SOC測(cè)試結(jié)構(gòu)優(yōu)化算法過程中所表現(xiàn)出的特征進(jìn)行分析，得出參數(shù)集與SOC測(cè)試時(shí)間的關(guān)系，

4、獲取最優(yōu)參數(shù)，以優(yōu)化后的參數(shù)結(jié)果作為算法中的參數(shù)初始值，完成數(shù)學(xué)模型的建立并得到相應(yīng)的測(cè)試集。由于測(cè)試集中無關(guān)位的含量比較高，因此本文首先通過共享廣播技術(shù)來初步壓縮測(cè)試集，在此基礎(chǔ)上采用交替游程編碼方法來進(jìn)一步壓縮測(cè)試集，該方法同時(shí)考慮測(cè)試集游程當(dāng)中的“0”和“1”，可以顯著減少短游程的數(shù)量，最后以國際標(biāo)準(zhǔn)片上系統(tǒng)芯片電路ITC’02SOCTestBenchmark以及ISCAS’89標(biāo)準(zhǔn)電路中的時(shí)序電路為實(shí)驗(yàn)對(duì)象，以減小SOC測(cè)試時(shí)間