基于移動(dòng)運(yùn)算設(shè)備高速PCB的電源完整性設(shè)計(jì)及分析.pdf

1、隨著集成電路設(shè)計(jì)技術(shù)與加工工藝的進(jìn)步以及人們對高性能電子設(shè)備的需求，電路系統(tǒng)設(shè)計(jì)正朝著高速度、大電流、低電壓、低功耗的方向發(fā)展。尤其是在移動(dòng)運(yùn)算設(shè)備中，產(chǎn)品更快、更輕、更薄、更小的用戶需求，為系統(tǒng)電源設(shè)計(jì)帶來更大的挑戰(zhàn)。設(shè)計(jì)裕量的不斷減小與設(shè)計(jì)環(huán)境的持續(xù)惡劣，使得高速系統(tǒng)的PCB電源分配網(wǎng)絡(luò)的設(shè)計(jì)面臨很多困難。
　　電源完整性(Power Integrity，PI)是指系統(tǒng)穩(wěn)壓電源在經(jīng)過電源傳輸系統(tǒng)后在指定器件端口相對該器件對工作

2、電源要求的符合程度。電源分配網(wǎng)絡(luò)是高速數(shù)字電路系統(tǒng)設(shè)計(jì)的基礎(chǔ)，直接影響系統(tǒng)的信號(hào)完整性（Signal Integrity，SI）和電磁干擾(Electro Magnetic Interence，EMI)等問題。
　　電源分配網(wǎng)絡(luò)(Power Delivery Network，PDN)包括電壓調(diào)整模塊(VoltageRegulator Module，VRM)、PCB電源地平面、板級(jí)退耦電容、封裝分配網(wǎng)絡(luò)和片上電容。電源分配網(wǎng)絡(luò)設(shè)計(jì)與

3、電源完整性分析是高速電路系統(tǒng)中技術(shù)最復(fù)雜、最不成熟、意見最不統(tǒng)一的地方。隨著電源系統(tǒng)設(shè)計(jì)要求的不斷提高，傳統(tǒng)的依靠工程師經(jīng)驗(yàn)設(shè)計(jì)電路已遠(yuǎn)遠(yuǎn)不夠，經(jīng)典的目標(biāo)阻抗的定義在高頻部分也不再符合實(shí)際。在工程應(yīng)用領(lǐng)域，電源系統(tǒng)設(shè)計(jì)面臨很多難題。
　　本文在傳統(tǒng)的目標(biāo)阻抗的設(shè)計(jì)基礎(chǔ)上，結(jié)合當(dāng)前的工程實(shí)際問題和傳統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，采用DC+AC的設(shè)計(jì)思路，利用仿真軟件，以CPU電源為例，給出了一套設(shè)計(jì)移動(dòng)運(yùn)算設(shè)備高速PCB電源的流程。即提取電源電壓電流

4、指標(biāo)、分解為DC和AC目標(biāo)阻抗、電源PCB設(shè)計(jì)、仿真實(shí)際設(shè)計(jì)結(jié)果，并采用迭代的方法，根據(jù)每次的仿真結(jié)果不斷修改PCB，直至逼近以至滿足目標(biāo)阻抗。最后對仿真結(jié)果進(jìn)行了測試驗(yàn)證，結(jié)果顯示符合產(chǎn)品設(shè)計(jì)要求。
　　根據(jù)目標(biāo)阻抗的設(shè)計(jì)要求，CPU電源的DC阻抗要小于2mΩ，AC阻抗要在25MHz以下的頻段內(nèi)小于16 mΩ，仿真結(jié)果均滿足設(shè)計(jì)要求。最后測試驗(yàn)證的結(jié)果表明，DC阻抗的測試結(jié)果與仿真結(jié)果誤差在3.5％以內(nèi)，AC阻抗的測試結(jié)果與仿真