基于FPGA的雙精度浮點矩陣運算單元設(shè)計.pdf

1、為適應(yīng)未來信息化戰(zhàn)爭的需要，導(dǎo)彈武器系統(tǒng)將采用更先進(jìn)的導(dǎo)航制導(dǎo)控制技術(shù)，如多模復(fù)合導(dǎo)航制導(dǎo)、更加復(fù)雜的誤差補(bǔ)償算法、在多源信號采集處理中廣泛采用的數(shù)字濾波等等。目前主要依靠通用DSP構(gòu)建彈上計算機(jī)進(jìn)行相關(guān)的信息處理，難以滿足多種類高性能計算的要求。若將一些復(fù)雜的導(dǎo)航算法在硬件層面上實現(xiàn)，將大大提高導(dǎo)彈導(dǎo)航控制系統(tǒng)的實時性、精度和可靠性。
　　本論文首先查閱相關(guān)文獻(xiàn)資料，分析研究常用的捷聯(lián)慣性導(dǎo)航算法，確立了設(shè)計雙精度浮點矩陣運算I

2、P核的具體方案，并對各個運算模塊進(jìn)行了劃分。其次，對浮點運算器設(shè)計方法進(jìn)行了深入研究，根據(jù)IEEE754浮點標(biāo)準(zhǔn)，采用Verilog HDL語言在Spartan-6系列FPGA上設(shè)計了浮點加、減、乘、除、開方基本浮點運算模塊。再次，通過分析研究導(dǎo)航算法的特點，設(shè)計出了分布式并行計算的硬件體系結(jié)構(gòu)。本論文創(chuàng)新地設(shè)計了一種基于流水線結(jié)構(gòu)的多個浮點運算器并行計算的IP硬件體系結(jié)構(gòu)，在有限的硬件資源上實現(xiàn)了速度和面積的最優(yōu)。該結(jié)構(gòu)包括一個中心調(diào)

3、度模塊和十個并行浮點基本運算模塊。中心調(diào)度模塊負(fù)責(zé)組織控制算法的計算步驟和順序。外圍模塊符合IEEE754標(biāo)準(zhǔn)，可同時進(jìn)行三組加、減、乘、除運算和一組開方運算。并按照AHB總線標(biāo)準(zhǔn)設(shè)計了矩陣運算IP接口，用于和SOC內(nèi)處理器進(jìn)行數(shù)據(jù)交互。以此為基礎(chǔ)，實現(xiàn)了捷聯(lián)慣性導(dǎo)航算法的導(dǎo)航計算、四元數(shù)矩陣轉(zhuǎn)換和卡爾曼濾波中關(guān)鍵的矩陣求逆。
　　最后在賽靈思的FPGA芯片上驗證以上IP設(shè)計，并與C6713B DSP開發(fā)板上三種算法的運行速度和計