基于VMM的SoC驗(yàn)證環(huán)境的研究與實(shí)現(xiàn).pdf

1、目前，隨著 SoC芯片規(guī)模及功能的快速增長，傳統(tǒng)的驗(yàn)證技術(shù)已經(jīng)不能滿足項(xiàng)目進(jìn)度的需求。在整個項(xiàng)目的開發(fā)過程中，驗(yàn)證周期一直在持續(xù)增長，同時，對驗(yàn)證資源的投入也越來越多，因此，驗(yàn)證已經(jīng)成為了項(xiàng)目進(jìn)度的關(guān)鍵路徑。巨大的驗(yàn)證壓力，使得驗(yàn)證工程師們必須要突破傳統(tǒng)的驗(yàn)證方法，開發(fā)越來越先進(jìn)的驗(yàn)證技術(shù)來縮短項(xiàng)目開發(fā)時間。
　　SystemVerilog已經(jīng)成為驗(yàn)證復(fù)雜數(shù)字邏輯的優(yōu)秀硬件驗(yàn)證語言。構(gòu)建于SystemVerilog之上的Verif

2、ication Methodology Manual(VMM)提供了驗(yàn)證方法的指導(dǎo)以及一系列標(biāo)準(zhǔn)的類庫和VMM應(yīng)用包（VMM Applications），這些要素使得驗(yàn)證環(huán)境結(jié)構(gòu)更加簡潔和標(biāo)準(zhǔn)化。基于VMM提供的方法、類庫和VMM Applications，能方便、快捷搭建出可重用的驗(yàn)證環(huán)境，使得驗(yàn)證效率有很大提高。
　　本文研究和實(shí)現(xiàn)的是一種基于VMM構(gòu)建的可重用的驗(yàn)證環(huán)境，這種驗(yàn)證環(huán)境具有很好的結(jié)構(gòu)性和重用性，縮短了搭建驗(yàn)證平

3、臺的時間，并能支持約束隨機(jī)驗(yàn)證、自動比對和功能覆蓋率驅(qū)動等功能,提高了驗(yàn)證的全面性和效率，加快了項(xiàng)目的開發(fā)進(jìn)程。
　　本文對 VMM的源碼進(jìn)行了深入的分析，探討了仿真時 VMM內(nèi)部的調(diào)用機(jī)制，并在此基礎(chǔ)上，實(shí)現(xiàn)了帶約束的隨機(jī)激勵的生成、定向激勵的生成、覆蓋率的統(tǒng)計(jì)和DUT輸出數(shù)據(jù)的實(shí)時比對等自動化功能。同時，本驗(yàn)證環(huán)境支持功能覆蓋點(diǎn)的隨時添加、自動比對機(jī)制按照驗(yàn)證需求進(jìn)行定制和帶約束的隨機(jī)測試向量的約束條件的更改等功能，使得驗(yàn)證環(huán)