納米工藝集成電路的統(tǒng)計(jì)可靠性分析以及并行優(yōu)化算法.pdf

1、作為人類有史以來發(fā)展最為快速的工業(yè)之一，半導(dǎo)體工業(yè)的進(jìn)步一直依賴于不斷縮小的電路特征尺寸，以及隨之獲得的器件性能和芯片集成度的指數(shù)提高。然而，一方面芯片特征尺寸不斷的縮小給集成電路設(shè)計(jì)帶來了新的挑戰(zhàn)：另一方面，由于工藝和功耗的限制，CMOS工藝芯片的尺寸不能無限縮小，芯片的工作頻率已經(jīng)不再顯著上升。取而代之的多核處理器已經(jīng)成為了市場(chǎng)的主流。面對(duì)這兩方面的問題，集成電路設(shè)計(jì)工具及方法學(xué)需要不斷地改進(jìn)，以使得電路設(shè)計(jì)者能夠解決不斷出現(xiàn)的新問

2、題。同時(shí)，我們需要考慮如何發(fā)揮多核處理器的計(jì)算能力，以幫助集成電路設(shè)計(jì)軟件繼續(xù)享受隨著硬件更新?lián)Q代而獲得的性能提升。
　　本世紀(jì)初至今，電路特征尺寸的不斷縮小已經(jīng)接近它的物理極限。一些在原先大尺寸工藝下可以忽略的物理現(xiàn)象現(xiàn)在成為了可能主導(dǎo)芯片性能的因素。工藝參數(shù)偏差成為集成電路設(shè)計(jì)和制造的主要挑戰(zhàn)之一。如今,集成電路工藝已經(jīng)跨入32nm節(jié)點(diǎn)。隨著亞波長(zhǎng)光刻和化學(xué)機(jī)械拋光等復(fù)雜納米工藝的普遍采用，越來越嚴(yán)重的工藝參數(shù)偏差造成了集成電

3、路成品率的快速惡化。與此同時(shí)，隨著工藝尺寸變小集成電路因?yàn)殡娺w移，熱循環(huán)以及負(fù)偏壓溫度不穩(wěn)定性(NBTI)效應(yīng)等造成老化而產(chǎn)生的可靠性問題也越來越明顯。其中，從45nm工藝節(jié)點(diǎn)開始，PMOS晶體管的NBTI效應(yīng)成為了主導(dǎo)芯片可靠性的因素。更糟糕的問題是,工藝參數(shù)的偏差也會(huì)影響電路的老化和可靠性。
　　除了新涌現(xiàn)的集成電路工藝參數(shù)擾動(dòng)下的可靠性問題,電路尺寸縮小接近物理極限同時(shí)對(duì)計(jì)算機(jī)輔助集成電路設(shè)計(jì)帶來了另一方面的影響。由于功耗的

4、限制，通過升級(jí)更高主頻的處理器使得計(jì)算機(jī)輔助設(shè)計(jì)軟件性能提升這樣的“免費(fèi)午餐”已經(jīng)不復(fù)存在。當(dāng)今的主流芯片已經(jīng)走向了多核革命。要利用更多處理器核來提升電子設(shè)計(jì)自動(dòng)化(Electronics Design Automation：EDA)軟件性能，算法的并行化已經(jīng)成為EDA領(lǐng)域研究的迫切任務(wù)。
　　本論文針對(duì)納米工藝下集成電路設(shè)計(jì)面臨的工藝擾動(dòng)下的可靠性問題以及進(jìn)入納米尺度工藝后引發(fā)的多核并行處理挑戰(zhàn)分別進(jìn)行了深入的研究工作。

5、　　首先，本論文研究如何在工藝參數(shù)偏差的影響中對(duì)電路的可靠性進(jìn)行統(tǒng)計(jì)分析。本論文對(duì)于這方面研究的貢獻(xiàn)在于：
　　·首次提出了一種非線性可縮放的統(tǒng)計(jì)性門延遲模型，可以同時(shí)考慮工藝參數(shù)和電路工作環(huán)境對(duì)于門延遲的影響。
　　·基于上面提出的門延遲模型，本文又提出了在考慮工藝參數(shù)擾動(dòng)影響下的NBTI老化效應(yīng)下的大規(guī)模電路統(tǒng)計(jì)可靠性分析引擎。其中，一種快速電路裁減方法也被提出以提高分析性能。
　　·提出了一種基于關(guān)鍵度和敏感度的

6、電路元件分析，以確定單獨(dú)元件對(duì)于整個(gè)電路可靠性的影響?；谶@種分析，我們可以更有效地優(yōu)化電路以提高其統(tǒng)計(jì)可靠性。相比國(guó)際上已有方法，本工作的分析中同時(shí)考慮到了工藝參數(shù)，電路工作環(huán)境，以及電路不同路徑之間的信號(hào)相關(guān)性的因素，可以更準(zhǔn)確地對(duì)電路統(tǒng)計(jì)穩(wěn)定性做出分析和優(yōu)化。
　　針對(duì)多核體系下集成電路的并行優(yōu)化，本論文的第二部分致力于多核架構(gòu)上的并行最小代價(jià)流問題，并提出了基于非確定性事務(wù)模型的并行算法。這項(xiàng)工作的貢獻(xiàn)在于：
　　·

7、提出了基于非確定性事務(wù)模型的算法描述方法，能夠有效地探索算法的并行性，同時(shí)保證并行處理時(shí)算法的正確性。
　　·應(yīng)用非確定性事務(wù)模型，對(duì)EDA優(yōu)化算法中廣泛使用的最小代價(jià)流算法進(jìn)行并行化。并且以目前國(guó)際上比較新穎的多電壓分配問題展示了并行算法的性能。
　　·本工作中提出了三種在多核機(jī)器上實(shí)現(xiàn)非確定性事務(wù)模型算法的運(yùn)行時(shí)調(diào)度方法，并給出了詳細(xì)的性能比較和優(yōu)缺點(diǎn)。目前國(guó)內(nèi)外的EDA并行算法的研究主要致力于基于數(shù)值計(jì)算的具體CAD應(yīng)