基于VHDL的靜態(tài)存儲(chǔ)器糾編碼芯片設(shè)計(jì)與實(shí)現(xiàn).pdf

1、空間應(yīng)用計(jì)算機(jī)硬件系統(tǒng)的電子器件容易受到電磁場(chǎng)的輻射和重粒子的沖擊，導(dǎo)致星載計(jì)算機(jī)中的數(shù)據(jù)特別是存儲(chǔ)器中的數(shù)據(jù)出現(xiàn)小概率的錯(cuò)誤，這種錯(cuò)誤若不及時(shí)進(jìn)行糾正，將會(huì)影響計(jì)算機(jī)系統(tǒng)的運(yùn)行和關(guān)鍵數(shù)據(jù)的正確性。為了消除空間環(huán)境中單粒子翻轉(zhuǎn)(SEU)的影響，目前星載計(jì)算機(jī)中均對(duì)靜態(tài)存儲(chǔ)器存儲(chǔ)單元采用檢錯(cuò)糾錯(cuò)(EDAC)設(shè)計(jì)。
　　本文基于一種采用VHDL硬件描述語(yǔ)言的靜態(tài)存儲(chǔ)器糾錯(cuò)編碼芯片設(shè)計(jì)與實(shí)現(xiàn)，首先論述了糾錯(cuò)編碼理論與應(yīng)用；其次，提出了糾

2、錯(cuò)編碼芯片的詳細(xì)設(shè)計(jì)要求，包括芯片各個(gè)模塊的結(jié)構(gòu)劃分以及具體功能；之后，介紹了專用集成電路的設(shè)計(jì)流程；最后，給出了糾錯(cuò)編碼芯片的具體設(shè)計(jì)過(guò)程，包括邏輯設(shè)計(jì)、物理設(shè)計(jì)、仿真驗(yàn)證以及芯片測(cè)試等。該芯片采用0.5um1P3M CMOS工藝設(shè)計(jì)，面積為9.5×9.5 mm2，最高工作頻率33MHz，經(jīng)過(guò)流片實(shí)測(cè)與用戶上機(jī)試用，各項(xiàng)技術(shù)指標(biāo)達(dá)到設(shè)計(jì)要求。
　　糾錯(cuò)編碼芯片采用ASIC設(shè)計(jì)流程實(shí)現(xiàn)，具備自動(dòng)糾正靜態(tài)存儲(chǔ)器中一位錯(cuò)誤的功能，可為