藍(lán)牙芯片的綜合實(shí)現(xiàn)與驗(yàn)證.pdf

1、集成電路規(guī)模的不斷增大和集成工藝的不斷進(jìn)步，對集成電路的設(shè)計(jì)方法提出了更高的要求。在深亞微米工藝下，由于互連延時(shí)在總延時(shí)中所占比重加大，連線間距及供電電壓減小，使得時(shí)序、信號(hào)完整性問題成為影響集成電路后端設(shè)計(jì)的主要因素。如何預(yù)測并真實(shí)反映這些深亞微米效應(yīng)，需要一個(gè)簡單的、可重復(fù)的、已定義的后端設(shè)計(jì)流程。 本文分析了邏輯綜合中組合邏輯優(yōu)化和時(shí)序邏輯優(yōu)化的原理和算法，使用BlastCreate進(jìn)行了藍(lán)牙芯片的邏輯綜合，建立時(shí)間沒有違

2、背現(xiàn)象，并結(jié)合芯片的結(jié)構(gòu)特點(diǎn)制定了符合設(shè)計(jì)要求的綜合約束：詳細(xì)介紹了采用BlastFusion進(jìn)行藍(lán)牙芯片版圖設(shè)計(jì)的過程，包括芯片的布圖規(guī)劃、電源/地規(guī)劃、布局、時(shí)鐘樹綜合和布線等步驟，給出了藍(lán)牙芯片的布局和布線策略，確定芯片大小為8．4平方毫米；詳細(xì)研究了芯片后端設(shè)計(jì)中的三種驗(yàn)證技術(shù)，采用Onespin360 EC進(jìn)行了等價(jià)性驗(yàn)證、采用PrimeTime進(jìn)行了靜態(tài)時(shí)序分析和采用Calibre進(jìn)行物理驗(yàn)證。驗(yàn)證結(jié)果表明，網(wǎng)表能正確地實(shí)現(xiàn)