多媒體解調(diào)芯片的邏輯綜合與驗(yàn)證分析.pdf

1、隨著超大規(guī)模集成電路工藝的發(fā)展，電路規(guī)模越來越大、電路設(shè)計(jì)的復(fù)雜度越來越高，系統(tǒng)芯片成為微電子技術(shù)的發(fā)展方向。其中的一項(xiàng)關(guān)鍵技術(shù)就是基于IP核的設(shè)計(jì)及重用技術(shù)。 本文研究了集成電路技術(shù)的發(fā)展與SOC、IP復(fù)用技術(shù)的重要性，以及集成電路驗(yàn)證技發(fā)展。詳細(xì)地討論了基于IP核的SOC多媒體解調(diào)芯片的后端技術(shù)。論文的主要工作包括以下三個(gè)部分： 1.采用自下而上的設(shè)計(jì)方法，制定了系統(tǒng)芯片的邏輯綜合策略和綜合設(shè)計(jì)約束，以及設(shè)計(jì)中所采用

2、的可測(cè)性設(shè)計(jì)-掃描測(cè)試、存儲(chǔ)器內(nèi)建自測(cè)技術(shù)。 2.為了保證超大規(guī)模數(shù)字電路中的關(guān)鍵問題-檢查設(shè)計(jì)的正確性，設(shè)計(jì)中引入了形式驗(yàn)證，根據(jù)形式驗(yàn)證原理，使用等價(jià)性驗(yàn)證方法保證后端設(shè)計(jì)過程的正確性。 3.根據(jù)靜態(tài)時(shí)序分析技術(shù)的原理。制定了在布局布線后的對(duì)各種模式和各種PVT條件下的時(shí)序的分析約束。 在本設(shè)計(jì)中本人主要工作是對(duì)整個(gè)芯片的邏輯綜合，以及綜合之后對(duì)所產(chǎn)生的網(wǎng)表與RTL代碼進(jìn)行等價(jià)性驗(yàn)證；同時(shí)對(duì)于布局布線之后的網(wǎng)

3、表和綜合后的網(wǎng)表進(jìn)行等價(jià)性驗(yàn)證，以及對(duì)布局布線之后的結(jié)果進(jìn)行靜態(tài)時(shí)序分析。在綜合過程中完整的時(shí)序約束達(dá)到了對(duì)芯片全面約束的要求；在綜合和布局布線之后的對(duì)設(shè)計(jì)的等價(jià)性驗(yàn)證保證了設(shè)計(jì)的正確性；對(duì)各種模式下的靜態(tài)時(shí)序分析方案成功模擬和分析了芯片工作時(shí)的時(shí)序，從而實(shí)現(xiàn)了芯片的成功流片。 邏輯綜合過程使用synopsys公司的Design Compiler工具。采用onespin公司的CVE工具對(duì)產(chǎn)生的結(jié)果進(jìn)行了等價(jià)性驗(yàn)證。最后使用Des