納米級(jí)CMOS高速低功耗加法器設(shè)計(jì)研究.pdf

1、全加器(Full-Adder)作為基本的運(yùn)算單元，在很多VLSI系統(tǒng)中都有很廣泛的應(yīng)用，是構(gòu)建CPU和DSP等運(yùn)算電路的核心，其速度和功耗以及面積等的性能將直接影響到整個(gè)集成電路的表現(xiàn)；如果能將這些性能改進(jìn)，勢(shì)必對(duì)集成電路整體性能有所提升；而隨著信息技術(shù)的不斷發(fā)展，人們對(duì)低功耗，高性能和高集成度的不斷追求，電源電壓不斷降低，特征尺寸不斷減小，已經(jīng)達(dá)到納米級(jí)水平，由此在集成電路設(shè)計(jì)中越來越多新的物理效應(yīng)需要加以考慮，比如低電源電壓下的信號(hào)

2、驅(qū)動(dòng)能力、互連延遲，納米集成電路的漏電，功耗密度和物理實(shí)現(xiàn)等等；這些對(duì)低功耗高速度的追求對(duì)在納米工藝下設(shè)計(jì)全加器的提出了許多挑戰(zhàn)。
　　 本文基于90納米CMOS工藝，設(shè)計(jì)了一種電路結(jié)構(gòu)簡(jiǎn)單，延時(shí)小，功耗低，芯片面積小的CMOS全加器；該全加器單元共用11只晶體管，通過在關(guān)鍵路徑上采用三管XNOR門實(shí)現(xiàn)高速進(jìn)位鏈，并且用反相器補(bǔ)充由于閾值電壓損失造成的關(guān)鍵路徑上邏輯電位的下降，達(dá)到進(jìn)位位全擺幅輸出，保證了輸出信號(hào)的驅(qū)動(dòng)能力，滿足