基于adiabatic電路的低功耗加法器設(shè)計(jì).pdf

1、近幾年里,電路的功耗逐漸地成為VLSI系統(tǒng)設(shè)計(jì)考慮的關(guān)鍵因素,尤其是隨著便攜式電池供電系統(tǒng)的廣泛應(yīng)用,功耗的重要性日益顯著,并已經(jīng)成為繼工作頻率和芯片面積之后,又一個(gè)限制電路性能和成本的關(guān)鍵因素.這為集成電路的設(shè)計(jì)增加了一個(gè)新的設(shè)計(jì)考慮,從而增加了集成電路設(shè)計(jì)的復(fù)雜性.目前已經(jīng)涌現(xiàn)出很多降低電路功耗的設(shè)計(jì)技術(shù),其中adiabatic技術(shù)是眾多低功耗設(shè)計(jì)技術(shù)中比較新穎的一種,具有較好的發(fā)展優(yōu)勢(shì)和潛力.該文分析了adiabatic電路的功耗

2、模型和傳統(tǒng)CMOS電路的功耗模型,從理論上闡明adiabatic電路在降低功耗方面的優(yōu)越性.針對(duì)目前adiabatic電路設(shè)計(jì)技術(shù),總結(jié)了adiabatic電路主要的一些電路形式,重點(diǎn)對(duì)單相時(shí)鐘adiabatic電路做了深入的分析.在前人成果的基礎(chǔ)上,對(duì)adiabatic電路進(jìn)行進(jìn)一步的研究,從電路級(jí)的設(shè)計(jì)層面上對(duì)adiabatic電路進(jìn)行改進(jìn),提出了改進(jìn)后的電路結(jié)構(gòu),包括改進(jìn)的單相時(shí)鐘adiabatic電路和可控制單相時(shí)鐘adiaba

3、tic電路.后者實(shí)現(xiàn)了對(duì)電路功耗的控制,進(jìn)一步拉加了adiabatic電路的優(yōu)越性.最后通過一個(gè)8bits超前進(jìn)位加法器的設(shè)計(jì),從系統(tǒng)角度對(duì)改進(jìn)adiabatic電路進(jìn)行模擬驗(yàn)證.模擬采用的工藝條件是TSMC的0.35μm工藝,模擬結(jié)果證明基于改進(jìn)adiabatic電路的加法器在性能上有了很大的提高,降低了功耗,提高了工作頻率.由于CMOS電路是目前數(shù)字電路設(shè)計(jì)的主流,相應(yīng)的有很多比較成熟的低功耗設(shè)計(jì)技術(shù).所以論文自始至終都將adiab