面向網(wǎng)絡(luò)處理器的非搶占式硬件多線程技術(shù)研究.pdf

1、隨著微電子技術(shù)的發(fā)展和集成電路制造工藝的進(jìn)步,網(wǎng)絡(luò)處理器體系結(jié)構(gòu)的設(shè)計(jì)研究正朝著片上多核系統(tǒng)集成方向發(fā)展。并行多線程結(jié)構(gòu)的可編程數(shù)據(jù)處理單元由于其處理效率高以及功耗低等優(yōu)點(diǎn)已成為網(wǎng)絡(luò)處理器數(shù)據(jù)通道處理的研究熱點(diǎn)。
　　 本論文重點(diǎn)研究了用于多線程處理器結(jié)構(gòu)的低開銷硬件多線程技術(shù)。通過采用由指令觸發(fā)的顯式硬件線程觸發(fā)方式,實(shí)現(xiàn)了硬件線程切換的非搶占性,提高了處理器的硬件線程觸發(fā)效率；利用基于信號(hào)喚醒機(jī)制的非搶占式多線程技術(shù),使得每

2、個(gè)線程切換的開銷能夠最小降低到零開銷,并且最大限度提高每個(gè)線程的執(zhí)行效率。線程喚醒采用了線程輪轉(zhuǎn)優(yōu)先級(jí)與信號(hào)喚醒機(jī)制相結(jié)合的方式,使得線程被喚醒的時(shí)延達(dá)到最小。
　　 本論文設(shè)計(jì)的硬件多線程處理器是在一個(gè)標(biāo)準(zhǔn)的5級(jí)流水線RISC處理器基礎(chǔ)上進(jìn)行改進(jìn)得到,通過在標(biāo)準(zhǔn)RISC處理器上添加線程切換主模塊以及相關(guān)的狀態(tài)和數(shù)據(jù)保存寄存器進(jìn)行實(shí)現(xiàn),提高了處理器的數(shù)據(jù)處理效率。整個(gè)設(shè)計(jì)采用Verilog硬件描述語言進(jìn)行實(shí)現(xiàn),并在FPGA平臺(tái)上