芯片設(shè)計中的可測試性設(shè)計技術(shù).pdf

1、隨著集成電路工藝復(fù)雜度和設(shè)計復(fù)雜度的提高,集成電路的測試變得越來越困難,可測試性設(shè)計已經(jīng)成為解決芯片測試問題的主要手段.基于IP(Intellectual Property)核復(fù)用的片上系統(tǒng)(Soc)芯片使得測試問題變得更加突出,也對集成電路可測性設(shè)計方法和相關(guān)的設(shè)計流程提出了新的要求.本文首先簡要闡述了集成電路各種常用的測試方法、故障機理和故障模型、與可測性設(shè)計相關(guān)的標準等內(nèi)容,然后概述了常用的可測性設(shè)計技術(shù),如掃描可測性設(shè)計,內(nèi)建自

2、測試,邊界掃描等.接下來結(jié)合OR1200芯片的具體電路結(jié)構(gòu),分析各種可測性設(shè)計方法的優(yōu)缺點,著重研究了實現(xiàn)OR1200芯片可測性設(shè)計的方案.此外還采用測試向量生成的方法來檢驗可測性設(shè)計的有效性,結(jié)果表明經(jīng)過可測性設(shè)計,采用可測試性設(shè)計能很好地達到OR1200芯片測試的要求.CMOS器件進入超深亞微米階段,集成電路繼續(xù)向高集成度、高速度、低功耗發(fā)展,使得集成電路在測試和可測試性設(shè)計上都面臨新的挑戰(zhàn).本文分析了測試和可測試性設(shè)計面臨的困境;