基于JTAG的基帶芯片可測試性結構的設計.pdf

1、隨著大規(guī)模集成電路的高速發(fā)展，芯片的集成度不斷提高，電路的復雜度也不斷增加；芯片的測試工作面臨著嚴峻的挑戰(zhàn)，傳統(tǒng)的物理接觸的測試方法顯然已經(jīng)不能滿足當前的測試要求。在芯片設計階段采用可測性設計已是必然。
　　為了滿足手機基帶SOC芯片的測試要求，論文在深入研究JTAG(Joint TestAction Group)規(guī)范的基礎上，遵循IEEEll49.1標準，進行了JTAG接口結構的設計，包括TAP控制器、寄存器組、指令集及掃描單元

2、等。通過TAP控制器功能模塊的設計，實現(xiàn)了BYPASS測試模式、IDcode測試模式的控制，并通過EXTEST,INTEST,SAMPI等指令集實現(xiàn)了芯片DFT邏輯測試，完成了基帶芯片測試控制模塊的基本測試功能。在此基礎上，針對SOC手機基帶芯片內(nèi)集成了多種不同功能模塊的特點，通過對JTAG接口的擴展，實現(xiàn)了控制模塊的控制功能擴展，進而設計了內(nèi)建自測試，邊界掃描，ARM處理器調(diào)試等模式的控制邏輯，并在芯片的頂層應用，實現(xiàn)了對邊界掃描，內(nèi)