基于JTAG的基帶芯片可測試性結(jié)構(gòu)的設(shè)計(jì).pdf_第1頁
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文檔簡介

1、隨著大規(guī)模集成電路的高速發(fā)展，芯片的集成度不斷提高，電路的復(fù)雜度也不斷增加；芯片的測試工作面臨著嚴(yán)峻的挑戰(zhàn)，傳統(tǒng)的物理接觸的測試方法顯然已經(jīng)不能滿足當(dāng)前的測試要求。在芯片設(shè)計(jì)階段采用可測性設(shè)計(jì)已是必然。
　　為了滿足手機(jī)基帶SOC芯片的測試要求，論文在深入研究JTAG(Joint TestAction Group)規(guī)范的基礎(chǔ)上，遵循IEEEll49.1標(biāo)準(zhǔn)，進(jìn)行了JTAG接口結(jié)構(gòu)的設(shè)計(jì)，包括TAP控制器、寄存器組、指令集及掃描單元

2、等。通過TAP控制器功能模塊的設(shè)計(jì)，實(shí)現(xiàn)了BYPASS測試模式、IDcode測試模式的控制，并通過EXTEST,INTEST,SAMPI等指令集實(shí)現(xiàn)了芯片DFT邏輯測試，完成了基帶芯片測試控制模塊的基本測試功能。在此基礎(chǔ)上，針對SOC手機(jī)基帶芯片內(nèi)集成了多種不同功能模塊的特點(diǎn)，通過對JTAG接口的擴(kuò)展，實(shí)現(xiàn)了控制模塊的控制功能擴(kuò)展，進(jìn)而設(shè)計(jì)了內(nèi)建自測試，邊界掃描，ARM處理器調(diào)試等模式的控制邏輯，并在芯片的頂層應(yīng)用，實(shí)現(xiàn)了對邊界掃描，內(nèi)

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