NoC總線編碼技術(shù)研究.pdf

1、深亞微米工藝給VLSI電路設(shè)計者帶來了許多新的挑戰(zhàn)，片上通信已成為片上系統(tǒng)(SoC，system-on-chip)性能提升的瓶頸。隨著集成電路特征尺寸的縮小、供電電壓的減小、互連密度的增大、時鐘速度的加快，全局片上通信存在如下三個主要問題：由寄生電容和耦合性電容造成的高功耗，由電容性串?dāng)_所產(chǎn)生的大傳輸延時和由深亞微米噪聲所引發(fā)的低可靠性。作為未來SoC的發(fā)展方向，片上網(wǎng)絡(luò)(NoC，network-on-chip)各節(jié)點間的低功耗、高速和

2、可靠通信是關(guān)鍵。因而，NoC總線設(shè)計必須考慮上述三個問題。
　　 對于基于深亞微米總線的片上通信，目前的研究工作主要集中于總線編碼技術(shù)。通過增加一些冗余信息，總線編碼可以很好地消除串?dāng)_影響，同時可以提供一些差錯控制特性以對抗噪聲干擾?；谄暇W(wǎng)絡(luò)，本文從總線編碼角度出發(fā)，主要從以下三個方面進行研究：
　　 第一，論述了深亞微米總線的一些特點，以及總線功耗、延時和可靠性模型。對現(xiàn)有的總線編碼技術(shù)，包括低功耗碼、串?dāng)_避免碼和

3、差錯控制碼進行了分析，為設(shè)計新的編碼方案奠定基礎(chǔ)。
　　 第二，為了能夠同時處理功耗、延時和可靠性問題，本文基于統(tǒng)一編碼框架論述了一種新的聯(lián)合碼——SEC-DAED-SDAEC+DAP碼，即基于不等能力保護碼和串?dāng)_避免碼的綜合碼。針對NoC信息包結(jié)構(gòu)，該聯(lián)合碼對信息的不同部分提供了不同級別的保護能力，即為信息頭部的路由信息提供了更強保護能力，同時還聯(lián)合串?dāng)_避免碼以降低傳輸延時。通過采用SMIC O.13um CMOS工藝的仿真結(jié)

4、果表明，與未編碼方案相比，在同等可靠性要求下，對10mm32-bit并行總線采用該聯(lián)合編碼方案，可以獲得38.25％的功耗改善和1.589倍的速度提升。
　　 第三，在基于包交換的NoC中，目前的總線編碼設(shè)計主要采用基于整體編碼的設(shè)計方式。由于路由節(jié)點要對所轉(zhuǎn)發(fā)的信息包進行整體解碼以得到路由信息，從而使得片上通信整體功耗和延時受路由路徑的影響非常大。針對NoC信息包結(jié)構(gòu)，本文采用了一種針對包頭局部編解碼的分組混合編碼設(shè)計方式，并