低壓低功耗集成電路中電壓自舉電路的分析與設(shè)計(jì).pdf

1、電壓自舉電路是利用電容的儲(chǔ)能作用、使用開關(guān)技術(shù)實(shí)現(xiàn)電荷的存儲(chǔ)和轉(zhuǎn)移，從而達(dá)到提升電壓的一種電路。它在現(xiàn)代集成電路中有著廣泛應(yīng)用，比如在存儲(chǔ)器電路中用來(lái)產(chǎn)生高壓實(shí)現(xiàn)對(duì)懸浮柵器件的擦寫操作；在模擬電路中用來(lái)產(chǎn)生高壓驅(qū)動(dòng)模擬開關(guān)等。但是隨著電源電壓的不斷降低，MOS管閾值電壓對(duì)電壓自舉電路的電壓提升能力的影響越來(lái)越明顯，因此傳統(tǒng)電壓自舉電路將面臨許多問(wèn)題。
　　 本文的主要目標(biāo)就是分析低壓集成電路中，傳統(tǒng)電壓自舉電路所面臨的問(wèn)題，包括

2、閾值損失和工藝兼容等。并針對(duì)存在的問(wèn)題，提出相應(yīng)的解決辦法。同時(shí)，還對(duì)電壓自舉電路的關(guān)鍵性能指標(biāo)進(jìn)行了詳細(xì)分析，包括電壓增益、功耗、效率、驅(qū)動(dòng)能力、紋波特性和芯片面積等。
　　 通過(guò)研究電路的拓?fù)浣Y(jié)構(gòu)，本文從電路結(jié)構(gòu)上對(duì)傳統(tǒng)電路進(jìn)行了改進(jìn)，通過(guò)采用新的電路拓?fù)浣Y(jié)構(gòu)，增加了電壓的提升能力，減小了MOS管閾值電壓對(duì)電壓增益的影響。在新的電路結(jié)構(gòu)基礎(chǔ)上，實(shí)現(xiàn)了兩個(gè)電壓自舉電路。兩個(gè)電路均采用級(jí)聯(lián)結(jié)構(gòu)，其中一個(gè)使用改進(jìn)的交叉耦合自舉電路

3、作為基本單元，能有效抑制級(jí)間的反向電流，減小了電荷泄漏等不利因素，提升了電壓增益和效率。另一個(gè)是將CTS電路和交叉耦合自舉電路巧妙地結(jié)合，構(gòu)成了混合結(jié)構(gòu)的電壓自舉電路，能有效減小CTS電路輸出級(jí)的閾值電壓損失，從而使得電路的電壓輸出能力得到提升，能更好地工作在低電壓電路中。在Cadence集成設(shè)計(jì)環(huán)境中，采用IBM0.18微米工藝模型和spectre仿真器對(duì)設(shè)計(jì)的電路進(jìn)行了仿真分析。結(jié)果表明，四級(jí)級(jí)聯(lián)的改進(jìn)型交叉耦合電路在輸入電壓為1.

4、8伏時(shí)，輸出電壓為8.2伏，時(shí)鐘工作頻率高達(dá)145MHz。當(dāng)負(fù)載電阻為10k歐姆時(shí)，電路的輸出功率為4.4mW?；旌辖Y(jié)構(gòu)的電路采用三級(jí)電荷轉(zhuǎn)移開關(guān)電路和一個(gè)交叉耦合電路，在輸入電壓為1.8V時(shí)，輸出電壓達(dá)7V。設(shè)計(jì)的電路能有效克服MOS管閾值電壓損失，提升了電路的電壓輸出能力和電路效率。
　　 本文設(shè)計(jì)的電壓自舉電路具有電壓增益高、閾值損失小等特點(diǎn)，能夠工作在低至0.9V的電源電壓下，因此特別適合使用在低電源電壓電路中，在低功耗