基于SIP的高速芯片協(xié)同測(cè)試.pdf

1、系統(tǒng)級(jí)封裝(SIP-System in package)技術(shù)是在單個(gè)封裝內(nèi)采用堆疊、平鋪、基板內(nèi)埋置方法集成多個(gè)裸片及外圍器件，完成一定系統(tǒng)功能的高密度集成技術(shù)。系統(tǒng)級(jí)封裝直接利用裸片進(jìn)行組裝，通過(guò)對(duì)有源器件堆疊和無(wú)源器件埋入實(shí)現(xiàn)具有完整功能的微系統(tǒng)。本文所討論的協(xié)同測(cè)試技術(shù)是系統(tǒng)級(jí)封裝測(cè)試技術(shù)的一個(gè)分支。封裝系統(tǒng)中的協(xié)同測(cè)試是對(duì)封裝過(guò)程中完整或不完整的子系統(tǒng)進(jìn)行測(cè)試，目標(biāo)是檢驗(yàn)加工誤差導(dǎo)致的信號(hào)完整性、電源完整性等問(wèn)題，對(duì)仿真方法和仿

2、真模型進(jìn)行驗(yàn)證和校準(zhǔn)，以實(shí)現(xiàn)用戶定制的測(cè)試。協(xié)同測(cè)試技術(shù)預(yù)期解決復(fù)雜環(huán)境下三維電磁結(jié)構(gòu)的時(shí)域、頻域特性、與電路系統(tǒng)相接合的系統(tǒng)級(jí)設(shè)計(jì)、仿真、測(cè)試問(wèn)題。
　　 本文以自行研發(fā)的2.5Gbps光互連芯片為載體，對(duì)單一信號(hào)傳輸路徑上的三維電磁結(jié)構(gòu)進(jìn)行仿真和測(cè)試。主要介紹了系統(tǒng)級(jí)封裝概念和國(guó)內(nèi)外發(fā)展?fàn)顩r，以及系統(tǒng)級(jí)封裝所要解決的關(guān)鍵技術(shù)問(wèn)題；闡述待測(cè)芯片的電路結(jié)構(gòu)，完成測(cè)試端口的設(shè)計(jì)和測(cè)試端口防靜電保護(hù)電路設(shè)計(jì)；完成了測(cè)試系統(tǒng)的設(shè)計(jì)、傳

3、輸線設(shè)計(jì)、解決了傳輸線上的信號(hào)完整性問(wèn)題和電磁兼容性問(wèn)題；根據(jù)芯片測(cè)試要求實(shí)現(xiàn)芯片內(nèi)可調(diào)型數(shù)字模塊中測(cè)試向量的生成、FPGA對(duì)待測(cè)芯片配置的時(shí)序邏輯，得到測(cè)試向量的波形觀測(cè)結(jié)果并加以分析；最后提出多重軟件交互式仿真和建模方法、高速信號(hào)傳輸時(shí)S參數(shù)的評(píng)估方法，解決bonding線和傳輸線的阻抗匹配問(wèn)題、分析了測(cè)試儀器對(duì)測(cè)試結(jié)果的影響，得到了可用于參數(shù)化模型擬合的偏差數(shù)據(jù)。本文研究成果能為系統(tǒng)級(jí)封裝設(shè)計(jì)和測(cè)試提供了較為實(shí)際的解決方案和思路，