基于SIP的高速芯片協(xié)同測試.pdf

1、系統(tǒng)級封裝(SIP-System in package)技術是在單個封裝內(nèi)采用堆疊、平鋪、基板內(nèi)埋置方法集成多個裸片及外圍器件，完成一定系統(tǒng)功能的高密度集成技術。系統(tǒng)級封裝直接利用裸片進行組裝，通過對有源器件堆疊和無源器件埋入實現(xiàn)具有完整功能的微系統(tǒng)。本文所討論的協(xié)同測試技術是系統(tǒng)級封裝測試技術的一個分支。封裝系統(tǒng)中的協(xié)同測試是對封裝過程中完整或不完整的子系統(tǒng)進行測試，目標是檢驗加工誤差導致的信號完整性、電源完整性等問題，對仿真方法和仿

2、真模型進行驗證和校準，以實現(xiàn)用戶定制的測試。協(xié)同測試技術預期解決復雜環(huán)境下三維電磁結(jié)構(gòu)的時域、頻域特性、與電路系統(tǒng)相接合的系統(tǒng)級設計、仿真、測試問題。
　　 本文以自行研發(fā)的2.5Gbps光互連芯片為載體，對單一信號傳輸路徑上的三維電磁結(jié)構(gòu)進行仿真和測試。主要介紹了系統(tǒng)級封裝概念和國內(nèi)外發(fā)展狀況，以及系統(tǒng)級封裝所要解決的關鍵技術問題；闡述待測芯片的電路結(jié)構(gòu)，完成測試端口的設計和測試端口防靜電保護電路設計；完成了測試系統(tǒng)的設計、傳

3、輸線設計、解決了傳輸線上的信號完整性問題和電磁兼容性問題；根據(jù)芯片測試要求實現(xiàn)芯片內(nèi)可調(diào)型數(shù)字模塊中測試向量的生成、FPGA對待測芯片配置的時序邏輯，得到測試向量的波形觀測結(jié)果并加以分析；最后提出多重軟件交互式仿真和建模方法、高速信號傳輸時S參數(shù)的評估方法，解決bonding線和傳輸線的阻抗匹配問題、分析了測試儀器對測試結(jié)果的影響，得到了可用于參數(shù)化模型擬合的偏差數(shù)據(jù)。本文研究成果能為系統(tǒng)級封裝設計和測試提供了較為實際的解決方案和思路，