12位高速ADC中采樣保持器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、當(dāng)今，信號處理的任務(wù)大多是由數(shù)字電路來實(shí)現(xiàn)的。隨著數(shù)字集成電路的速度和集成密度的高速增長，對連接模擬和數(shù)字世界的模數(shù)轉(zhuǎn)換器(ADC)的精度和速度也提出了更高的要求。采樣保持（S/H）電路作為ADC的最前端，其性能直接影響到整個ADC的精度和速度。
　　 本文首先介紹采樣保持電路的基本理論和性能指標(biāo)，詳細(xì)分析了采樣保持電路各種誤差，給出了減小這些誤差的相關(guān)設(shè)計(jì)方案建議。然后根據(jù)理論分析和系統(tǒng)要求設(shè)計(jì)采樣保持電路，包括翻轉(zhuǎn)式采樣保持

2、電路系統(tǒng)設(shè)計(jì)和單元電路設(shè)計(jì)。單元電路包括運(yùn)算放大器、共模反饋電路、多相時鐘產(chǎn)生電路、偏置電路和柵壓自舉(Bootstrap)開關(guān)。其中，運(yùn)算放大器的設(shè)計(jì)對采樣保持器的整體性能起著關(guān)鍵作用。本設(shè)計(jì)的運(yùn)算放大器采用增益增強(qiáng)技術(shù)，在提供高增益的同時，具有高速度的優(yōu)勢。
　　 本課題基于Cadence仿真平臺，設(shè)計(jì)完成了應(yīng)用于高精度高速ADC的閉環(huán)翻轉(zhuǎn)式采樣保持器。該采樣保持器要求適用于1.8V電源電壓，分辨率12bit，轉(zhuǎn)換速率80M

3、Hz以上的ADC中?；贑adence對采樣保持電路進(jìn)行后仿真，結(jié)果表明，在頻率為80MHz下進(jìn)行奈奎斯特采樣，當(dāng)建立精度小于0.048％時，建立時間為1.763ns，孔徑時間1.7ns。差分輸入1.5V滿幅度，頻率為IMHz的正弦信號時，其無雜波動態(tài)范圍SFDR=103.52dB，信噪比SNR=85.93dB，總諧波失真THD=-96.13dB，信噪失真比SNDR=85.53dB，滿足系統(tǒng)設(shè)計(jì)指標(biāo)要求。
　　 該S/H芯片采用