基于增量編譯的DSP內(nèi)核IP的FPGA驗證.pdf

1、FPGA原型驗證的出現(xiàn)極大地提高了芯片驗證的效率。使得設計人員能夠在短時間內(nèi)測試大量的程序，及早的發(fā)現(xiàn)設計中的錯誤。但同時這種大規(guī)模芯片的驗證使得軟件編譯時間越來越長，即使小的改動，也要連同沒有修改的部分一起重新編譯，浪費了時間，降低了驗證效率。
　　 本文在對XXX DSP內(nèi)核IP驗證的過程中，引入了增量式設計，將設計按照不同功能、關鍵時序路徑等進行了設計分區(qū)，每次修改設計后，再次編譯時，軟件會根據(jù)設計人員指定的分區(qū)網(wǎng)表類型，

2、繼承上一次編譯的結(jié)果，只重新編譯修改過的設計分區(qū)，極大地縮短了再次編譯的時間，提高了FPGA驗證的效率。本文具體工作如下：
　　 首先，通過研究增量編譯的原理和設計方法，確定了通過QuartusⅡ軟件導出IP的方法以及使用IP的方法。
　　 其次，完成了ASIC設計到FPGA設計的代碼轉(zhuǎn)換工作，并通過功能驗證的方法，保證了代碼轉(zhuǎn)換在行為級的正確性。
　　 接著，在成功導出DSP內(nèi)核IP的基礎上，采用增量式設計基于

3、LMB總線搭建了IP驗證環(huán)境，包括時鐘模塊、IP模塊以及外部指令存儲體模塊。其中外部指令存儲體模塊又包含了從設備接口邏輯和存儲體邏輯。從設備接口邏輯除了Split傳輸外，支持LMB總線的所有傳輸類型，如字節(jié)傳輸、半字傳輸、字傳輸、雙字傳輸、讀改寫以及2、4、8節(jié)拍塊傳輸。存儲體邏輯實際上是一個ROM，寬度64bits，深度2048，是使用可綜合的RTL編寫的。
　　 最后，采用應用程序測試的方法，在XXX型高性能DSP IP F