基于System Verilog的IP驗(yàn)證方法.pdf

1、目前SoC前端驗(yàn)證主要包括以下幾個(gè)方面：對(duì)需求規(guī)格的分析，制定驗(yàn)證策略，IP的功能驗(yàn)證，整體的集成仿真，系統(tǒng)級(jí)仿真，后仿真、FPGA仿真。在前端流程結(jié)束后進(jìn)入后端的開(kāi)發(fā)，直至流片。本文介紹的是針對(duì)Verilog搭建的RTL設(shè)計(jì)做為被測(cè)試目標(biāo)，基于SystemVerilog語(yǔ)言與SYNOPSYS公司的VCS仿真工具完成模塊級(jí)的驗(yàn)證新方法。該方法應(yīng)用于IP的功能驗(yàn)證階段，融合了隨機(jī)測(cè)試，功能覆蓋率收集，斷言驗(yàn)證等驗(yàn)證手段來(lái)保證該階段驗(yàn)證的全

2、面性、正確性。相對(duì)于傳統(tǒng)方法，該驗(yàn)證方法可以有效減少測(cè)試用例的數(shù)量，提高驗(yàn)證環(huán)境的重用性。同時(shí)該方法也是一種基于功能覆蓋率的驗(yàn)證，量化功能覆蓋率的引入，也使得在驗(yàn)證中減少了驗(yàn)證人員主觀(guān)評(píng)估驗(yàn)證進(jìn)度的狀況。 為了更為具體介紹如何在IP功能驗(yàn)證中實(shí)現(xiàn)新的驗(yàn)證方法，本文將以來(lái)源于www．opencores．org網(wǎng)站下載的的SPI Master core的源設(shè)計(jì)代碼為DUT，各種仿真的試驗(yàn)結(jié)果將會(huì)被直觀(guān)的給出，并且對(duì)仿真中的Debug