閉環(huán)微加速度計(jì)接口全差分ASIC電路的設(shè)計(jì).pdf

1、為了實(shí)現(xiàn)高性能閉環(huán)微加速度計(jì)檢測(cè)系統(tǒng)，本文對(duì)全差分檢測(cè)電路進(jìn)行了研究。
　　檢測(cè)電路分為全橋平衡模塊、電荷放大器模塊、信號(hào)放大模塊、相關(guān)雙采樣模塊、采樣保持模塊、閉環(huán)反饋模塊、低通濾波模塊和數(shù)字時(shí)序控制模塊。本文對(duì)電路各模塊的具體設(shè)計(jì)方法給出了詳細(xì)的分析和介紹，并對(duì)電路系統(tǒng)的誤差電壓和噪聲做了詳盡的分析，以這些理論分析結(jié)果來優(yōu)化電路性能。分析結(jié)果表明，對(duì)于給定的傳感器結(jié)構(gòu)，前級(jí)運(yùn)放單位增益帶寬和等效輸入噪聲、電荷放大器反饋電容、系

2、統(tǒng)采樣頻率、參考電壓源噪聲、激發(fā)電壓大小和前級(jí)運(yùn)放輸入端寄生電阻對(duì)電路性能影響很大。在實(shí)際設(shè)計(jì)中需要在靈敏度、量程、功耗、噪聲、建立電壓精度、工作帶寬和信號(hào)保真度之間折衷。最終優(yōu)化設(shè)計(jì)的電路等效輸入噪聲為1.63μg/ Hz，可以與傳感器結(jié)構(gòu)噪聲相比擬。
　　利用商用0.5μm CMOS DPDM18V/5V工藝庫完成電路設(shè)計(jì)，采用Hspice進(jìn)行電路仿真。仿真結(jié)果發(fā)現(xiàn)，全差分檢測(cè)電路與單端檢測(cè)電路相比，零點(diǎn)漂移最大減小了71.0

3、％，線性度提高了62.5%。最終整體電路性能如下：在±5V工作電壓下，對(duì)于1kHz激發(fā)頻率加速度輸入，系統(tǒng)靈敏度為0.308V/g，零點(diǎn)漂移-1.456mV，非線性為0.03%。
　　本文完成了版圖設(shè)計(jì)，并從版圖布局、器件匹配、噪聲保護(hù)和可靠性設(shè)計(jì)幾個(gè)方面對(duì)版圖進(jìn)行了優(yōu)化設(shè)計(jì)，Hspice后仿真結(jié)果為：在±5V工作電壓下，對(duì)于1kHz激發(fā)頻率±1g加速度輸入，系統(tǒng)靈敏度為0.269V/g，零點(diǎn)漂移-106.54μV。
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