《eda》課程設(shè)計(jì)之手表鬧鐘設(shè)計(jì)

1、<p><b>　　《電子設(shè)計(jì)自動(dòng)化》</b></p><p><b>　　課程設(shè)計(jì)</b></p><p>　　題目： 帶鬧鐘功能的數(shù)字石英時(shí)鐘電路 </p><p>　　院（系） 信息科學(xué)與工程學(xué)院 </p><p>　　專

2、 業(yè) 通信工程 </p><p>　　屆 別 2011級(jí) </p><p>　　班 級(jí) </p><p>　　學(xué) 號(hào) </p><

3、;p>　　姓 名 </p><p>　　任課老師 </p><p><b>　　摘要:</b></p><p>　　本課程設(shè)計(jì)旨在設(shè)計(jì)一個(gè)可用EP2C5T144C8芯片實(shí)現(xiàn)的簡(jiǎn)易手表電路，帶有24小時(shí)循環(huán)功能、時(shí)

4、間設(shè)定功能、鬧鐘功能以及星期顯示功能。通過EDA課程的深入學(xué)習(xí)，電子設(shè)計(jì)自動(dòng)化技術(shù)，先用文字描述出電路功能，通過自頂向下思想，構(gòu)思出所需小單元模塊，再分別寫出組成電路所需要的模塊的程序，并用QUARTERS軟件生成各個(gè)模塊的系統(tǒng)框圖， 新建block diagram文件，添加各個(gè)模塊，然后用線路連接好。調(diào)試成功后進(jìn)行波形仿真，檢驗(yàn)電路的正確性，并加以修改與改進(jìn)。其次，將程序下載到芯片里，進(jìn)行硬件測(cè)試。</p><p&

5、gt;　　結(jié)果硬件功能與設(shè)想一致，結(jié)論：手表儀器可用EDA實(shí)現(xiàn)其軟件功能，用EP2C5T144C8芯片及各種簡(jiǎn)單電子器件實(shí)現(xiàn)其硬件功能。</p><p><b>　　目錄</b></p><p>　　1正文·············

6、3;····································&#

7、183;······2</p><p>　　1.1系統(tǒng)設(shè)計(jì)·························

8、;························2 </p><p>　　1.2單元電路設(shè)計(jì)······

9、;····································

10、83;··2</p><p>　　1.3系統(tǒng)設(shè)計(jì)·····························

11、····················7</p><p>　　1.4結(jié)論············

12、;····································

13、83;····7</p><p>　　2參考文獻(xiàn)···························&#

14、183;·························7</p><p><b>　　正文</b></p><p>

15、<b>　　系統(tǒng)設(shè)計(jì)</b></p><p>　　設(shè)計(jì)要求：帶鬧鐘功能的數(shù)字石英時(shí)鐘電路（難度系數(shù)1.1）</p><p>　　要求：LED數(shù)碼管顯示小時(shí)、分鐘及秒；時(shí)間可任意設(shè)置；外部時(shí)鐘信號(hào)采用石英晶振頻率（32768HZ）；可設(shè)定鬧鐘時(shí)間，鬧鐘時(shí)間到發(fā)出警告信號(hào)。</p><p><b>　　系統(tǒng)設(shè)計(jì)方案：</b>&

16、lt;/p><p>　　設(shè)計(jì)方案1，在block program文件里直接列出所有需要的小模塊，各個(gè)小模塊為最基礎(chǔ)的模塊，不可再劃分，然后進(jìn)行連接，實(shí)現(xiàn)功能; </p><p>　　設(shè)計(jì)方案2，將系統(tǒng)劃分為定時(shí)、計(jì)數(shù)、鬧鐘三大塊，每塊分別獨(dú)立設(shè)計(jì)，生成block文件，最后將三大塊組合起來。</p><p>

17、　　方案1的方法直接簡(jiǎn)單，但是線路會(huì)比較復(fù)雜，排查問題也比較困難；方案2分層設(shè)計(jì)，框圖會(huì)簡(jiǎn)潔明了，但是設(shè)計(jì)步驟比方案1多了一步把小模塊整合。2個(gè)方案都可行，筆者選擇第一種方案。</p><p><b>　　單元電路設(shè)計(jì)</b></p><p>　　該設(shè)計(jì)電路分為四大塊：時(shí)鐘電路部分、定時(shí)部分、鬧鐘部分、數(shù)碼管輸出選擇部分</p><p>　　。

18、接下去一一介紹它們的組成，程序，及系統(tǒng)框圖。</p><p>　　1.時(shí)鐘電路部分由2個(gè)10進(jìn)制計(jì)數(shù)器，2個(gè)6進(jìn)制計(jì)數(shù)器，1個(gè)24進(jìn)制計(jì)數(shù)器組成，起始輸入脈沖頻率為32768HZ，經(jīng)過一個(gè)32768計(jì)數(shù)器。</p><p><b>　　10進(jìn)制程序</b></p><p>　　LIBRARY IEEE;</p><p>

19、　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY COUNT_10 IS</p><p>　　PORT ( CLK,RST,EN :IN STD_LOGIC ;</p><p>　　Q:OUT STD_LOG

20、IC_VECTOR(3 DOWNTO 0);</p><p>　　COUT : OUT STD_LOGIC );</p><p>　　END COUNT_10 ; </p><p>　　ARCHITECTURE bhv OF COUNT_10 IS</p><p>　　SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNT

21、O 0);</p><p>　　SIGNAL Q2: STD_LOGIC ;</p><p><b>　　BEGIN</b></p><p>　　PROCESS (CLK, RST, EN ) </p><p><b>　　BEGIN</b></p><p>　　IF RS

22、T ='1' THEN Q1 <= (OTHERS =>'0');</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF EN ='0' THEN</p><p>　　IF Q1 <9 THEN Q1 <= Q1

23、+1;COUT <= '0';</p><p>　　ELSE Q1 <= (OTHERS =>'0');COUT <='1'; </p><p><b>　　END IF;</b></p><p>　　END IF; END IF; </p>&

24、lt;p>　　END PROCESS;</p><p><b>　　Q <= Q1；</b></p><p><b>　　END bhv ;</b></p><p><b>　　6進(jìn)制程序</b></p><p>　　LIBRARY IEEE;</p>

25、<p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY COUNT_10 IS</p><p>　　PORT ( CLK,RST,EN :IN STD_LOGIC ;</p><p>　　Q :

26、OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　COUT :OUT STD_LOGIC);</p><p>　　END COUNT_10;</p><p>　　ARCHITECTURE bhv OF COUNT_10 IS</p><p><b>　　BEGIN</b></p

27、><p>　　PROCESS (CLK, RST, EN )</p><p>　　VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p><b>　　BEGIN</b></p><p>　　IF RST ='1' THEN Q1 := (OTHER

28、S =>'0');</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF EN ='0' THEN</p><p>　　IF Q1 <5 THEN Q1 := Q1 +1;COUT<='0';</p>&l

29、t;p>　　ELSE Q1 := (OTHERS =>'0');COUT<='1'; END IF;</p><p>　　END IF END IF;</p><p><b>　　Q <= Q1; </b></p><p>　　END PROCESS ;</p><p

30、><b>　　END bhv ;</b></p><p><b>　　24進(jìn)制程序</b></p><p>　　LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY COUNT_24 IS&

31、lt;/p><p>　　PORT ( CLK,RST,EN :IN STD_LOGIC ;</p><p>　　Q,COUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　DAY:OUT STD_LOGIC);</p><p>　　END COUNT_24 ;</p><p>

32、;　　ARCHITECTURE bhv OF COUNT_24 IS</p><p>　　SIGNAL Q1,Q2: STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　SIGNAL Q3:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS

33、 (CLK, RST, EN )</p><p><b>　　BEGIN</b></p><p>　　IF RST ='1' THEN Q1 <= (OTHERS =>'0');Q2 <= (OTHERS =>'0');</p><p>　　ELSIF CLK'EV

34、ENT AND CLK='1' THEN</p><p>　　IF EN ='0' THEN</p><p>　　IF Q1 <9 THEN Q1 <= Q1 +1;</p><p>　　ELSE Q1 <= (OTHERS =>'0'); Q2 <= Q2+1 ; END IF;&l

35、t;/p><p>　　IF Q2 = "0010" AND Q1 = "0011" THEN Q1 <="0000" ; Q2 <="0000" ;Q3<='1';</p><p>　　ELSE Q3<='0';</p><p>　　E

36、ND IF;END IF; END IF;</p><p>　　Q <= Q1;COUT <= Q2 ;DAY<=Q3;</p><p>　　END PROCESS ; </p><p><b>　　END bhv ;</b></p><p><b>　　32768計(jì)數(shù)器

37、</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CT32768 IS</p><p>　　PORT

38、( CLK,RST,EN :IN STD_LOGIC ;</p><p>　　Q :OUT STD_LOGIC_VECTOR(14 DOWNTO 0);COUT :OUT STD_LOGIC);</p><p>　　END CT32768 ;</p><p>　　ARCHITECTURE one OF CT32768 IS</p><p>

39、;<b>　　BEGIN</b></p><p>　　PROCESS (CLK, RST, EN )</p><p>　　VARIABLE Q1: STD_LOGIC_VECTOR(14 DOWNTO 0); </p><p><b>　　BEGIN</b></p><p>　　IF

40、RST ='1' THEN Q1 := (OTHERS =>'0');</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF EN ='0' THEN</p><p>　　IF Q1 <32767 THEN Q1 := Q1

41、+1;COUT<='0';</p><p>　　ELSE Q1 := (OTHERS =>'0');COUT<='1'; END IF;</p><p><b>　　END IF;</b></p><p><b>　　END IF; </b></p

42、><p><b>　　Q <= Q1; </b></p><p><b>　　END one ;</b></p><p>　　定時(shí)部分由一個(gè)二選一數(shù)據(jù)選擇器和一個(gè)輸出選擇器符合而成</p><p>　　ENTITY c2b4 IS</p><p>　　PORT (a,b,s

43、1,s2: IN BIT;</p><p>　　Y : OUT BIT );</p><p>　　END ENTITY c2b4;</p><p>　　ARCHITECTURE one OF c2b4 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS (a,

44、b,s1,s2)</p><p><b>　　BEGIN</b></p><p>　　IF s1 = '0'and s2 = '1'THEN Y <= b ; ELSE Y <= a ;</p><p><b>　　END IF;</b></p><p>

45、　　END PROCESS;</p><p>　　END ARCHITECTURE one ;</p><p>　　鬧鐘部分組成與時(shí)鐘部分選擇器件一樣</p><p><b>　　數(shù)碼管輸出選擇部分</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.ST

46、D_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY xz2to1 IS</p><p>　　PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　s: IN STD_LOGIC;<

47、/p><p>　　Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　ALARM:OUT STD_LOGIC);</p><p>　　END ENTITY xz2to1;</p><p>　　ARCHITECTURE one OF xz2to1 IS</p><p><b&

48、gt;　　BEGIN</b></p><p>　　PROCESS (a,b,s)</p><p><b>　　BEGIN</b></p><p>　　IF s = '0' THEN Y <= a ; ELSE Y <= b ;</p><p><b>　　END IF;&

49、lt;/b></p><p>　　IF a=b then ALARM <='1';ELSE ALARM <='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE o

50、ne ;</p><p>　　軟件設(shè)計(jì)平臺(tái)：Quartus2 </p><p><b>　　系統(tǒng)測(cè)試</b></p><p>　　1、把軟件下載到硬件電路，選擇模式1，選擇時(shí)鐘輸出顯示管，觀察24小時(shí)時(shí)鐘的正確性。</p><p>　　2、選擇定時(shí)功能，任意調(diào)整時(shí)間，檢測(cè)可行性。</p><p>

51、;　　3、選擇數(shù)碼管輸出鬧鐘時(shí)間，調(diào)整鬧鐘為10:20:00 返回定時(shí) 定在10:19:00 讓時(shí)鐘功能運(yùn)行，看起鬧鐘功能是否可行。</p><p><b>　　結(jié)論</b></p><p>　　可在輸入362478HZ的周期脈沖時(shí)候，從00:00:00計(jì)時(shí)到23:59:59，可在設(shè)定鬧鐘時(shí)間響鈴，可任意設(shè)定時(shí)間，完全成功。</p><p>&